Existen razones históricas por las que una tecnología puede volverse conocida dentro de un campo profesional relativamente específico, y esto está intrínsecamente ligado a la promoción de empresas reconocidas. Fue Apple quien popularizó SiP, y gracias a TSMC, el empaquetado avanzado logró captar la atención del público en general. Apple afirmó que su iWatch utiliza tecnología SiP, y desde entonces esta tecnología se ha dado a conocer ampliamente. TSMC, por su parte, señaló que, además de tecnología avanzada, también necesita desarrollar empaquetado avanzado. Por lo tanto, la industria considera que el empaquetado avanzado es tan importante como la tecnología avanzada. En los últimos años, han surgido continuamente nuevas tecnologías de empaquetado avanzado, lo que genera cierta confusión. Actualmente, existen al menos una docena de términos relacionados con el empaquetado avanzado. Por ejemplo: WLP (Wafer Level Package), FIWLP (Fan-in Wafer Level Package), FOWLP (Fan-Out Wafer Level Package), eWLB (embedded Wafer Level BallGrid Array), CSP (Chip Scale Package), WLCSP (Wafer Level Chip Scale Package), CoW (Chip on Wafer), WoW (Wafer on Wafer), FOPLP (Fan-Out Panel Level Package), InFO (Integrated Fan-Out), CoWoS (Chip-on-Wafer-on-Substrate), HBM (High-Bandwidth Memory), HMC (Hybrid MemoryCube), Wide-IO (Wide Input Output), EMIB (Embedded Multi-Die Interconnect Bridge), Foveros, Co-EMIB, ODI (Omni-Directional Interconnect), 3D IC, SoIC, X-Cube...etc...estas son tecnologías de empaquetado avanzadas. ¿Cómo distinguir y comprender estas deslumbrantes tecnologías de empaquetado avanzadas? Esto es lo que este artículo pretende comunicar a los lectores. En primer lugar, para facilitar la diferenciación, dividimos el embalaje avanzado en dos categorías:① Tecnología de embalaje avanzada basada en la extensión del plano XY, principalmente a través de RDL para la extensión e interconexión de señales;② Tecnología de embalaje avanzada basada en la extensión del eje Z, principalmente a través de TSV para la extensión e interconexión de señales.  
   Basado en la extensión del plano XY Tecnología de embalaje avanzada
 

El plano XY se refiere a la oblea o al plano XY del chip. La característica distintiva de este tipo de encapsulado es la ausencia de orificios pasantes de silicio (TSV). La extensión de la señal se implementa principalmente a través de la capa RDL. Generalmente no hay sustrato. El cableado RDL se conecta al cuerpo de silicio del chip o a un molde adicional. Debido a que el producto final no tiene sustrato, estos encapsulados son relativamente delgados y se utilizan ampliamente en teléfonos inteligentes.

1．FOWLP

FOWLP (Fan-out Wafer Level Package) es un tipo de WLP (Wafer Level Package), por lo que primero debemos comprender qué es el empaquetado WLP a nivel de oblea.

Antes de la aparición de la tecnología WLP, los pasos del proceso de empaquetado tradicional se realizaban principalmente después de cortar y trocear el chip. La oblea se cortaba y troceaba primero, y luego se empaquetaba en diferentes formatos.

El WLP surgió alrededor del año 2000. Existen dos tipos: Fan-in (fan-in) y Fan-out (fan-out). El empaquetado a nivel de oblea (WLP) difiere del empaquetado tradicional. En el proceso de empaquetado, la mayor parte consiste en operar la oblea, es decir, se realiza un empaquetado general (Packaging) sobre la oblea, y una vez completado, se corta en láminas. Debido a que se corta en piezas después de completar el empaquetado, el tamaño del chip empaquetado es casi el mismo que el del chip desnudo, por lo que también se le denomina CSP (Chip Scale Package) o WLCSP (Wafer Level Chip Scale Packaging). Este tipo de empaquetado se ajusta a la tendencia del mercado de productos electrónicos de consumo ligeros, pequeños, cortos y delgados. La capacitancia e inductancia parásitas son relativamente bajas, y tiene las ventajas de un bajo costo y una buena disipación de calor.

Inicialmente, WLP adoptó principalmente el tipo Fan-in, también conocido como Fan-in WLP o FIWLP. Se utiliza principalmente en chips con un área más pequeña y menos pines.

A medida que mejora la tecnología de circuitos integrados, el área del chip se reduce y no puede albergar suficientes pines. Por lo tanto, se desarrolló el encapsulado Fan-Out WLP, también conocido como FOWLP, que aprovecha al máximo la tecnología RDL para conexiones fuera del área del chip y así obtener más pines.

En FOWLP, dado que RDL y Bump se dirigen hacia la periferia del chip desnudo, primero se debe cortar y segmentar la oblea del chip desnudo. Posteriormente, los chips desnudos individuales se reconfiguran en el proceso de oblea. A partir de esto, mediante el procesamiento por lotes y la interconexión de cableado metalizado, se forma el paquete final. El proceso de encapsulado FOWLP se muestra en la siguiente figura.

FOWLP cuenta con el respaldo de numerosas empresas, cada una con su propio método de nomenclatura. La siguiente figura muestra las implementaciones de FOWLP ofrecidas por las principales empresas.

Ya sea con conexión Fan-in o Fan-out, la conexión entre el encapsulado a nivel de oblea WLP y la placa de circuito impreso se realiza mediante la tecnología flip-chip. El lado activo del chip queda orientado hacia abajo, hacia la placa de circuito impreso, lo que permite obtener la ruta eléctrica más corta y, por consiguiente, una mayor velocidad y menores efectos parásitos. Por otro lado, gracias al encapsulado por lotes, la oblea completa se puede encapsular de una sola vez, y la reducción de costes es otro factor clave para el éxito del encapsulado a nivel de oblea.  2．INFORMACIÓNInFO (Integrated Fan-out) es una tecnología avanzada de empaquetado FOWLP desarrollada por TSMC en 2017. Se trata de una integración del proceso FOWLP, que puede entenderse como la integración de múltiples procesos de Fan-Out de chips, mientras que FOWLP se centra en el proceso de empaquetado Fan-Out en sí. InFO permite la integración de múltiples chips y puede aplicarse al empaquetado de chips de radiofrecuencia e inalámbricos, procesadores y chips de banda base, procesadores gráficos y chips de red. La siguiente figura muestra un diagrama comparativo de FIWLP, FOWLP e InFO.

En sus inicios, Samsung fabricaba los procesadores del iPhone, pero TSMC ha recibido pedidos para dos generaciones de procesadores, comenzando con el Apple A11. Una de las claves es la nueva tecnología de empaquetado InFO de TSMC, que permite interconectar directamente los chips, reduciendo su grosor y liberando espacio valioso para baterías u otros componentes.

Apple started using InFO packaging with the iPhone 7 and will continue to use it. iPhone 8, iPhone X, and other mobile phone brands in the future will also begin to use this technology. The joining of Apple and TSMC has changed the application status of FOWLP technology and will enable the market to gradually accept and widely apply FOWLP (InFO) packaging technology.  3．FOPLPEl empaquetado a nivel de panel FOPLP (Fan-out Panel Level Package) se basa en las ideas y la tecnología de FOWLP, pero utiliza un panel más grande, lo que permite la producción en masa de productos empaquetados varias veces mayores que los chips de oblea de silicio de 300 mm. La tecnología FOPLP es una extensión de la tecnología FOWLP. Realiza el proceso Fan-Out en una placa portadora cuadrada más grande, por lo que se denomina tecnología de empaquetado FOPLP. La placa portadora del panel puede ser una placa portadora PCB o una placa portadora de vidrio para paneles LCD. Actualmente, FOPLP utiliza una placa portadora PCB de 24 a 18 pulgadas (610 a 457 mm), cuya área es aproximadamente 4 veces mayor que la de una oblea de silicio de 300 mm. Por lo tanto, puede considerarse un proceso único que permite la producción en masa de productos de empaquetado avanzados que son 4 veces mayores que una oblea de silicio de 300 mm. Al igual que el proceso FOWLP, la tecnología FOPLP puede integrar los procesos de empaquetado frontal y posterior. Se puede considerar un proceso de envasado único, por lo que reduce significativamente los costes de producción y de materiales. La imagen a continuación muestra la comparación entre FOWLP y FOPLP.

FOPLP utiliza tecnología de producción de PCB para fabricar RDL. Su ancho y espaciado de línea superan actualmente los 10 µm. Emplea equipos SMT para el montaje de chips y componentes pasivos. Dado que su área de panel es mucho mayor que la de la oblea, se pueden empaquetar más productos simultáneamente. En comparación con FOWLP, FOPLP ofrece una mayor ventaja en cuanto a costes. Actualmente, importantes empresas de empaquetado a nivel mundial, como Samsung Electronics y ASE, están invirtiendo activamente en la tecnología de proceso FOPLP.  4．EMIBLa tecnología de empaquetado avanzado EMIB (Embedded Multi-Die Interconnect Bridge), un puente de interconexión multichip integrado, fue propuesta y aplicada activamente por Intel. A diferencia de los tres empaquetados avanzados descritos anteriormente, EMIB es un empaquetado basado en sustrato. Debido a que EMIB no tiene TSV, también se clasifica como una tecnología de empaquetado avanzado basada en la extensión del plano XY. El concepto EMIB es similar al empaquetado 2.5D basado en interponedores de silicio, que es una interconexión local de alta densidad a través de obleas de silicio. En comparación con el empaquetado tradicional de 2.5 pulgadas, la tecnología EMIB tiene las ventajas de un rendimiento de empaquetado normal, no requiere procesos adicionales y tiene un diseño simple porque no hay TSV. Los chips SoC tradicionales, CPU, GPU, controlador de memoria y controlador de E/S solo se pueden fabricar utilizando un proceso. Utilizando la tecnología EMIB, la CPU y la GPU tienen altos requisitos de proceso y pueden usar un proceso de 10 nm. La unidad de E/S y la unidad de comunicación pueden usar un proceso de 14 nm, y la parte de memoria puede usar un proceso de 22 nm. Utilizando la tecnología de empaquetado avanzado EMIB, se pueden integrar tres procesos diferentes en un solo procesador. La imagen que aparece a continuación es un diagrama esquemático de EMIB.    

En comparación con los interponedores de silicio, las obleas de silicio EMIB son más pequeñas, flexibles y económicas. La tecnología de empaquetado EMIB permite integrar CPU, E/S, GPU e incluso FPGA, IA y otros chips según sea necesario. Permite integrar chips de 10 nm, 14 nm, 22 nm y otros procesos diferentes en un solo chip para satisfacer las necesidades de las empresas que requieren flexibilidad.

Through EMIB, the KBL-G platform integrates Intel Core processors and AMD Radeon RX Vega M GPUs. It combines the powerful computing capabilities of Intel processors with the excellent graphics capabilities of AMD GPUs, and has an excellent cooling experience. This chip made history and brought product experience to a new level.

   Basado en la extensión del eje Z Tecnología de embalaje avanzada  

La tecnología de empaquetado avanzada basada en la extensión del eje Z utiliza principalmente TSV para la extensión e interconexión de señales. Los TSV se dividen en TSV 2.5D y TSV 3D. Mediante la tecnología TSV, se pueden apilar e interconectar varios chips verticalmente.

En la tecnología TSV 3D, los chips están muy cerca unos de otros, por lo que habrá menos retardo. Además, la longitud de interconexión reducida puede disminuir los efectos parásitos relacionados, lo que permite que el dispositivo funcione a frecuencias más altas, lo que se traduce en mejoras de rendimiento y mayores reducciones de costos. La tecnología TSV es una tecnología clave para el empaquetado tridimensional. Instituciones de investigación, incluidos fabricantes de semiconductores integrados, fundiciones de fabricación de circuitos integrados, fundiciones de empaquetado, desarrolladores de tecnologías emergentes, universidades e institutos de investigación, y alianzas tecnológicas han llevado a cabo diversas investigaciones y desarrollos sobre los procesos TSV. Además, los lectores deben tener en cuenta que, si bien la tecnología de empaquetado avanzada basada en la extensión del eje Z realiza principalmente la extensión de señal y la interconexión a través de TSV, RDL también es indispensable. Por ejemplo, si los TSV de los chips superior e inferior no se pueden alinear, se requiere una interconexión local a través de RDL.    5．CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) es una tecnología de empaquetado 2.5D lanzada por TSMC. CoWoS empaqueta el chip en una placa adaptadora de silicio (interposer), utiliza cableado de alta densidad en la placa adaptadora de silicio para la interconexión y, a continuación, lo instala en el sustrato de empaquetado, como se muestra en la figura siguiente.

Tanto CoWoS como el ya mencionado InFO son de TSMC. CoWoS incorpora un interposer de silicio, mientras que InFO no. CoWoS está dirigido al mercado de gama alta, con un número relativamente grande de conexiones y un tamaño de encapsulado considerable. InFO, por su parte, está dirigido al mercado de bajo coste, con un tamaño de encapsulado y un número de conexiones menores.

TSMC comenzó la producción en masa de CoWoS en 2012. Mediante esta tecnología, se empaquetan varios chips juntos y se interconectan a través de un interposer de silicio de alta densidad, logrando así un tamaño de paquete pequeño, un alto rendimiento, un bajo consumo de energía y un menor número de pines.

La tecnología CoWoS es ampliamente utilizada. El chip GP100 de Nvidia y el chip TPU2.0 de Google, que impulsó a AlphaGo a derrotar a Ke Jie, utilizan esta tecnología. La inteligencia artificial (IA) también se beneficia de CoWoS. Actualmente, CoWoS cuenta con el respaldo de fabricantes de chips de alta gama como NVIDIA, AMD, Google, XilinX y Huawei HiSilicon.

6.HBMLa memoria HBM (High-Bandwidth Memory) es una memoria de alto ancho de banda, principalmente dirigida al mercado de tarjetas gráficas de gama alta. HBM utiliza tecnología 3D TSV y 2.5D TSV para apilar múltiples chips de memoria mediante 3D TSV, y tecnología 2.5D TSV para interconectar los chips de memoria apilados y las GPU en la placa base. La siguiente figura muestra un diagrama esquemático de la tecnología HBM.

Actualmente, HBM cuenta con tres versiones: HBM, HBM2 y HBM2E, con anchos de banda de 128 GB/s, 256 GB/s y 307 GB/s respectivamente. La última versión, HBM3, aún se encuentra en desarrollo. El estándar HBM es promovido por AMD, NVIDIA y Hynix. AMD fue la primera en utilizarlo en su tarjeta gráfica insignia, con un ancho de banda de memoria de hasta 512 GB/s. NVIDIA siguió sus pasos y lo empleó para alcanzar un ancho de banda de memoria de 1 TB/s. En comparación con DDR5, el rendimiento de HBM se ha triplicado, pero el consumo energético se ha reducido en un 50 %.  7.HMCHMC (Hybrid Memory Cube) es un cubo de almacenamiento híbrido, cuyo estándar es promovido principalmente por Micron, y cuyo mercado objetivo son los servidores de gama alta, especialmente aquellos con arquitectura multiprocesador. HMC utiliza chips DRAM apilados para lograr un mayor ancho de banda de memoria. Además, HMC integra el controlador de memoria en el paquete de la pila DRAM mediante la tecnología de integración 3D TSV. La siguiente figura muestra un diagrama esquemático de la tecnología HMC.

Al comparar HBM y HMC, podemos observar que son muy similares. Ambos chips DRAM están apilados e interconectados mediante TSV 3D, y debajo se encuentran los chips de control lógico. La diferencia radica en que HBM se interconecta mediante un interposer y la GPU, mientras que HMC se instala directamente sobre el sustrato, sin interposer ni TSV 2.5D intermedios. En la pila HMC, el diámetro de los TSV 3D es de aproximadamente 5 a 6 µm, y su número supera los 2000. Los chips DRAM suelen tener un grosor de 50 µm y se conectan mediante microprotuberancias de 20 µm. Anteriormente, los controladores de memoria estaban integrados en el procesador, por lo que en servidores de gama alta, cuando se requería un gran número de módulos de memoria, el diseño del controlador era muy complejo. Ahora que el controlador de memoria está integrado en el módulo de memoria, su diseño se ha simplificado enormemente. Además, HMC utiliza una interfaz serie de alta velocidad (SerDes) para implementar una interfaz de alta velocidad, que resulta adecuada para situaciones en las que el procesador y la memoria están muy separados.  8．Wide-IOWide-IO (Wide Input Output) broadband input and output technology is mainly promoted by Samsung. It has now reached the second generation. It can achieve a memory interface width of up to 512bit. The memory interface operating frequency can reach up to 1GHz. The total memory bandwidth can reach 68GBps, which is twice the bandwidth of the DDR4 interface (34GBps). Wide-IO is implemented by stacking the Memory chip on the Logic chip. The Memory chip is connected to the Logic chip and substrate through 3D TSV, as shown in the figure below.

Wide-IO aprovecha las ventajas del empaquetado vertical de la arquitectura TSV, lo que permite crear memorias móviles con características de velocidad, capacidad y consumo energético que satisfacen las necesidades de dispositivos móviles como smartphones, tabletas y consolas de videojuegos portátiles. Su principal mercado objetivo son los dispositivos móviles que requieren un bajo consumo de energía.  9．FoverosAdemás del empaquetado avanzado EMIB presentado anteriormente, Intel también lanzó la tecnología activa integrada Foveros. En la introducción tecnológica de Intel, Foveros se denomina pila de chips 3D cara a cara para la integración heterogénea, una pila de chips integrados heterogéneos tridimensionales cara a cara. La diferencia entre EMIB y Foveros es que la primera es una tecnología de empaquetado 2D, mientras que la segunda es una tecnología de empaquetado de apilamiento 3D. En comparación con el método de empaquetado 2D EMIB, Foveros es más adecuado para productos de tamaño reducido o productos con mayores requisitos de ancho de banda de memoria. De hecho, no hay mucha diferencia entre EMIB y Foveros en términos de rendimiento y funciones de los chips. Ambos integran chips de diferentes especificaciones y funciones para desempeñar diferentes roles. Sin embargo, en términos de tamaño y consumo de energía, se revelan las ventajas del apilamiento 3D de Foveros. La potencia de cada bit de datos transmitido por Foveros es muy baja. La tecnología Foveros debe lidiar con la reducción del espaciado de los bumps, el aumento de la densidad y la tecnología de apilamiento de chips. La siguiente figura muestra el diagrama esquemático de la tecnología de empaquetado 3D de Foveros.

LakeField, el primer chip para placa base con encapsulado 3D Foveros, integra un procesador Ice Lake de 10 nm y un núcleo de 22 nm. Ofrece todas las funciones de un PC, pero su tamaño es similar al de una moneda de céntimos. Si bien Foveros es una tecnología de empaquetado 3D más avanzada, no sustituye a EMIB. Intel combinará ambas tecnologías en su fabricación posterior.  10．Co-EMIB（Foveros + EMIB）Co-EMIB es una combinación de EMIB y Foveros. EMIB se encarga principalmente de las conexiones horizontales, permitiendo que los chips con diferentes núcleos se empalmen como un rompecabezas. Foveros se apila verticalmente, como en un edificio de gran altura. Cada piso puede tener un diseño completamente diferente. Por ejemplo, el primer piso puede ser un gimnasio, el segundo un edificio de oficinas y el tercero un apartamento. La tecnología de empaquetado que combina EMIB y Foveros se llama Co-EMIB, un método de fabricación de chips más flexible que permite que los chips se empalmen horizontalmente mientras se apilan. Por lo tanto, esta tecnología puede empalmar múltiples chips Foveros 3D a través de EMIB para crear un sistema de chips más grande. La imagen a continuación muestra un diagrama esquemático de la tecnología Co-EMIB.

La tecnología de empaquetado Co-EMIB ofrece un rendimiento comparable al de un chip individual. La clave para lograrlo reside en la tecnología de interconexión omnidireccional ODI (Omni-Directional Interconnect). ODI cuenta con dos tipos distintos: conexiones tipo elevador que unen diferentes capas, puentes que conectan distintas estructuras tridimensionales, así como entrepisos entre capas, lo que permite una flexibilidad excepcional en las diferentes combinaciones de chips. La tecnología de empaquetado ODI permite interconexiones tanto horizontales como verticales entre chips.

Co-EMIB utiliza un nuevo método de empaquetado 3D + 2D para transformar el diseño de chips, pasando del enfoque tradicional de rompecabezas plano al de bloques apilados. Por lo tanto, además de ser compatible con arquitecturas informáticas revolucionarias como la computación cuántica, se puede afirmar que CO-EMIB representa la mejor práctica para el mantenimiento y la continuidad de la arquitectura y el ecosistema informáticos existentes.

11．SoIC

SoIC, también conocido como TSMC-SoIC, es una nueva tecnología propuesta por TSMC: Sistemas en Chips Integrados. Se espera que la tecnología SoIC de TSMC se produzca en masa en 2021. ¿Qué es exactamente SoIC? El llamado SoIC es una innovadora tecnología de apilamiento de múltiples chips que puede integrar procesos a nivel de oblea por debajo de los 10 nanómetros. La característica más distintiva de esta tecnología es la estructura de unión sin protuberancias, que resulta en una mayor densidad de integración y un mejor rendimiento operativo. SoIC incluye dos formas técnicas: CoW (Chip-on-wafer) y WoW (Wafer-on-wafer). Según la descripción de TSMC, SoIC es una tecnología de unión directa (Bonding) de oblea WoW a oblea o chip CoW a oblea, que pertenece a la tecnología Front-End 3D (FE 3D), mientras que las mencionadas InFO y CoWoS pertenecen a la tecnología Back-End 3D (BE 3D). TSMC y Siemens EDA (Mentor) colaboran en la tecnología SoIC y lanzan herramientas de diseño y verificación relacionadas. La siguiente figura muestra una comparación entre la integración de circuitos integrados 3D y SoIC.

En concreto, los procesos de fabricación de SoIC y 3D IC son bastante similares. La clave de SoIC reside en lograr una estructura de unión sin protuberancias, y su densidad de TSV es superior a la de los 3D IC tradicionales. La interconexión entre chips multicapa se realiza directamente mediante TSV extremadamente pequeños. Como se muestra en la figura anterior, se compara la densidad de TSV y el tamaño de las protuberancias en 3D IC y SoIC. Se observa que la densidad de TSV de SoIC es mucho mayor que la de 3D IC. Asimismo, la interconexión entre sus chips también utiliza tecnología de unión directa sin protuberancias. El espaciado entre chips es menor y la densidad de integración es mayor. Por lo tanto, sus productos también presentan una mayor densidad funcional que los 3D IC tradicionales.  12．X-CuboX-Cube (eXtended-Cube) es una tecnología de integración 3D anunciada por Samsung que permite alojar más memoria en un espacio reducido y acortar la distancia de señal entre unidades. X-Cube se utiliza en procesos que requieren alto rendimiento y ancho de banda, como 5G, inteligencia artificial y dispositivos y aplicaciones móviles o portátiles que requieren alta capacidad de procesamiento. X-Cube utiliza la tecnología TSV para apilar SRAM sobre celdas lógicas, lo que permite alojar más memoria en un espacio más reducido. Como se puede observar en la demostración de la tecnología X-Cube, a diferencia del anterior empaquetado paralelo 2D de múltiples chips, el empaquetado 3D de X-Cube permite apilar y empaquetar múltiples chips, lo que hace que la estructura del chip final sea más compacta. La tecnología TSV se utiliza para conectar los chips, lo que reduce el consumo de energía y aumenta la velocidad de transmisión. Esta tecnología se utilizará en los campos más vanguardistas, como 5G, IA, RA, HPC, chips móviles y RV.

La tecnología X-Cube reduce significativamente la distancia de transmisión de señal entre chips, aumenta la velocidad de transmisión de datos, disminuye el consumo de energía y permite personalizar el ancho de banda y la densidad de la memoria según las necesidades del cliente. Actualmente, la tecnología X-Cube ya es compatible con procesos de 7 nm y 5 nm. Samsung seguirá colaborando con empresas de semiconductores globales para implementar esta tecnología en una nueva generación de chips de alto rendimiento.  
    Resumir  Tecnología de embalaje avanzadaEn este artículo, describimos 12 de las tecnologías de embalaje avanzado más utilizadas actualmente. La siguiente tabla presenta una comparación horizontal de estas tecnologías.

A partir de la comparación, podemos observar que el surgimiento y rápido desarrollo del empaquetado avanzado se produjo principalmente en los últimos 10 años. Su tecnología de integración incluye principalmente 2D, 2.5D, 3D, 3D+2D y 3D+2.5D. La densidad funcional también abarca baja, media, alta y extremadamente alta. Sus campos de aplicación incluyen 5G, IA, dispositivos portátiles, dispositivos móviles, servidores de alto rendimiento, computación de alto rendimiento, tarjetas gráficas de alto rendimiento y otros campos. Los principales fabricantes de aplicaciones incluyen fabricantes de chips de renombre como TSMC, Intel y Samsung, lo que también refleja la tendencia de integración del empaquetado avanzado y la fabricación de chips.

Finalmente, resumamos: el propósito del embalaje avanzado es:

Mejorar la densidad funcional, acortar la longitud de las interconexiones, mejorar el rendimiento del sistema y reducir el consumo energético total.

El empaquetado avanzado también plantea nuevos requisitos para las herramientas EDA. Estas herramientas deben ser compatibles con el diseño FIWLP, FOWLP, 2.5DTSV y 3D TSV, así como con el diseño de múltiples sustratos. Dado que el interponedor de silicio y el sustrato de empaquetado suelen estar integrados en un mismo producto, las principales empresas de EDA han lanzado nuevas herramientas para el diseño y la verificación del empaquetado avanzado, entre las que destacan Synopsys, Cadence y Siemens EDA (Mentor), que participan activamente en este campo.

La siguiente figura muestra una captura de pantalla del diseño de empaquetado avanzado de la herramienta EDA XPD de Siemens. El diseño incluye interconexiones TSV 3D y 2.5D, interponedores, sustratos, flip-chips, microbumps, BGA y otros elementos, que se reflejan con detalle y precisión en la herramienta EDA. Para obtener información detallada sobre los métodos de diseño de empaquetado avanzado, consulte el nuevo libro "Microsistemas basados ​​en tecnología SiP", de próxima publicación.

Diseño típico de embalaje avanzado (captura de pantalla del diseño Siemens EDA XPD)

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