一項技術之所以能從相對狹窄的專業領域走向大眾，既有歷史原因，也離不開知名企業的推廣。例如，蘋果將SiP技術帶入大眾視野，而台積電的推廣則讓先進封裝技術獲得了廣泛的關注。蘋果宣稱其iWatch採用了SiP技術，此後SiP技術便廣為人知；台積電也表示，除了先進技術之外，還需要涉足先進封裝領域。因此，先進封裝技術被業界視為與先進技術同等重要。近年來，先進封裝技術層出不窮，各種新名詞層出不窮，令人眼花撩亂。目前，與先進封裝相關的名稱至少有數十種。例如：WLP（晶圓級封裝）、FIWLP（扇入晶圓級封裝）、FOWLP（扇出晶圓級封裝）、eWLB（嵌入式晶圓級球柵陣列封裝）、CSP（晶片級封裝）、WLCSP（晶圓級晶片級封裝）、CoW（晶圓上裝填晶片）、WoPLP（晶片上圓）、FOp晶片封裝)出面板級封裝）、InFO（整合式扇出封裝）、CoWoS（基板上晶圓上晶片封裝）、HBM（高頻寬記憶體）、HMC（混合記憶體立方體）、Wide-IO（寬輸入輸出）、EMIB（嵌入式多晶片互連橋）、Foveros、Co-EMIB、ODI（全向互連）、3D IC、SOIC、X-Cube……等等……這些都是先進的封裝技術。如何區分和理解這些令人眼花撩亂的先進封裝技術呢？本文旨在向讀者闡述以下觀點。首先，為了方便區分，我們將先進包裝分為兩大類：① 基於XY平面延伸的先進封裝技術主要透過 RDL 進行訊號擴展和互連；② 基於Z軸延伸的先進封裝技術主要透過TSV進行訊號擴展和互連。  
   基於XY平面延伸 先進封裝技術
 

此處的XY平面指的是晶圓或晶片的XY平面。這種封裝的顯著特徵是沒有矽通孔（TSV）。訊號擴展方式或技術主要透過RDL層實現。通常沒有基板。 RDL佈線直接連接到晶片的矽體上，或透過額外的模塑層連接。由於最終封裝產品沒有基板，因此這種封裝相對較薄，目前廣泛應用於智慧型手機。

1．

FOWLP（扇出型晶圓級封裝）是一種 WLP（晶圓級封裝），所以我們需要先了解 WLP 晶圓級封裝。

在晶圓級封裝（WLP）技術出現之前，傳統的封裝製程步驟主要是在切割和切片晶圓之後進行的。晶圓先被切割和切片，然後再封裝成各種形式。

晶圓級封裝（WLP）大約在2000年出現。它分為扇入式（Fan-in）和扇出式（Fan-out）兩種類型。 WLP晶圓級封裝與傳統封裝不同。在封裝過程中，大部分工序是對晶圓進行操作，即在晶圓上進行整體封裝（Packaging），封裝完成後再將其切割成片。由於封裝完成後需要切割，封裝後的晶片尺寸與裸晶片尺寸幾乎相同，因此也稱為晶片級封裝（CSP）或晶圓級晶片級封裝（WLCSP）。這種封裝方式符合消費性電子產品輕薄化、小型化、短小化的市場趨勢。其寄生電容和電感相對較小，具有成本低、散熱性能好等優點。

最初，WLP 大多採用扇入式封裝，也稱為扇入式 WLP 或 FIWLP。它主要用於面積較小、引腳數較少的晶片。

隨著積體電路技術的進步，晶片面積不斷縮小，無法容納足夠的接腳。因此，扇出型WLP封裝（也稱為FOWLP）應運而生，它充分利用RDL（分散式佈線層）在晶片外部進行連接，從而獲得更多引腳。

在FOWLP製程中，由於RDL和Bump需要引出到裸晶片的邊緣，因此首先需要對裸晶片晶圓進行切割和分割，然後將獨立的裸晶片重新配置到晶圓製程。在此基礎上，透過批量處理和金屬化佈線互連，最終形成封裝。 FOWLP封裝流程如下圖所示。

FOWLP 受到多家公司的支持，不同公司採用不同的命名方式。下圖展示了主要公司提供的 FOWLP。

無論採用扇入式或扇出式封裝，WLP晶圓級封裝與PCB之間的連接均採用倒裝晶片的形式。晶片的主動面朝下朝向印刷電路板，從而實現最短的電路路徑，確保更高的傳輸速度和更小的寄生效應。另一方面，由於採用了批量封裝技術，整個晶圓可以一次封裝完成，而降低成本也是推動晶圓級封裝發展的另一個重要因素。  2．InFO（整合式扇出封裝）是台積電於2017年開發的一種先進的扇出型單晶封裝（FOWLP）技術。它是FOWLP製程的集成，可以理解為多種晶片扇出製程的集成，而FOWLP則專注於扇出封裝製程本身。 InFO為多晶片整合提供了空間，可應用於射頻和無線晶片、處理器和基頻晶片、圖形處理器以及網路晶片的封裝。下圖是FIWLP、FOWLP和InFO的比較圖。

Apple's iPhone processors have been produced by Samsung in the early years, but TSMC has taken orders for two generations of iPhone processors, starting with the Apple A11. One of the keys is TSMC's new packaging technology InFO, which allows chips to be directly interconnected, reducing thickness and freeing up valuable space for batteries or other parts.

蘋果從iPhone 7開始採用InFO封裝技術，並將繼續沿用。 iPhone 8、iPhone X以及未來其他手機品牌也將開始使用這項技術。蘋果與台積電的合作改變了FOWLP（InFO）封裝技術的應用現狀，並將推動市場逐步​​接受並廣泛應用此技術。  3、FOLPPFOPLP（扇出型面板級封裝）面板級封裝技術借鑒了FOWLP的理念和技術，但採用更大的面板，因此可以批量生產尺寸是300mm矽晶圓晶片數倍的封裝產品。 FOPLP技術是FOWLP技術的延伸，它在更大的方形載板上執行扇出工藝，因此被稱為FOPLP封裝技術。面板載板可以是PCB載板，也可以是LCD面板的玻璃載板。目前，FOPLP採用24-18吋（610-457mm）的PCB載板，其面積約為300mm矽晶圓的4倍。因此，可以簡單地將其視為一種能夠批量生產尺寸為300mm矽晶圓4倍的先進封裝產品的單一製程。與FOWLP工藝一樣，FOPLP技術可以整合封裝的前端和後端工藝，可以視為一次性封裝工藝，從而顯著降低生產成本和材料成本。下圖顯示了 FOWLP 和 FOPLP 的比較。

FOPLP製程採用PCB生產技術製造RDL（實線佈局層）。其線寬和線間距目前均大於10μm。它使用SMT設備貼裝晶片和被動元件。由於其面板面積遠大於晶圓面積，因此可以一次封裝更多產品。與FOWLP製程相比，FOPLP製程具有更大的成本優勢。目前，包括三星電子和日月光在內的全球主要封裝企業都在積極投資FOPLP製程技術。  4．EMIB (Embedded Multi-Die Interconnect Bridge) embedded multi-chip interconnect bridge advanced packaging technology was proposed and actively applied by Intel. Different from the three advanced packages described previously, EMIB is a substrate-based package. Because EMIB does not have TSV, it is also classified as an advanced packaging technology based on XY plane extension. The EMIB concept is similar to 2.5D packaging based on silicon interposers, which is local high-density interconnection through silicon wafers. Compared with traditional 2.5-inch packaging, EMIB technology has the advantages of normal packaging yield, no need for additional processes, and simple design because there is no TSV. Traditional SoC chips, CPU, GPU, memory controller and IO controller can only be manufactured using one process. Using EMIB technology, CPU and GPU have high process requirements and can use 10nm process. IO unit and communication unit can use 14nm process, and the memory part can use 22nm process. Using EMIB advanced packaging technology, three different processes can be integrated into one processor. The picture below is a schematic diagram of EMIB.    

與矽中介層相比，EMIB矽晶圓尺寸更小、更靈活、更經濟。 EMIB封裝技術可依需求將CPU、I/O、GPU甚至FPGA、AI等晶片封裝在一起。它還可以將10nm、14nm、22nm等不同製程的晶片封裝到單一晶片中，以滿足靈活業務的需求。

透過EMIB晶片，KBL-G平台整合了英特爾酷睿處理器和AMD Radeon RX Vega M GPU。它結合了英特爾處理器的強大運算能力和AMD GPU的出色圖形處理能力，並擁有卓越的散熱體驗。這款晶片創造了歷史，將產品體驗提升到了一個全新的高度。

   基於Z軸延伸 先進封裝技術  

基於Z軸延伸的先進封裝技術主要採用TSV進行訊號延伸與互連。 TSV可分為2.5D TSV和3D TSV。透過TSV技術，多個晶片可以垂直堆疊和互連。

In 3D TSV technology, chips are very close to each other, so there will be less delay. In addition, the shortened interconnect length can reduce related parasitic effects, allowing the device to run at higher frequencies, which translates into performance improvements and greater cost reductions. TSV technology is a key technology for three-dimensional packaging. Research institutions including semiconductor integrated manufacturers, integrated circuit manufacturing foundries, packaging foundries, emerging technology developers, universities and research institutes, and technology alliances have conducted various research and development on TSV processes. In addition, readers need to note that although advanced packaging technology based on Z-axis extension mainly performs signal extension and interconnection through TSV, RDL is also indispensable. For example, if the TSVs of the upper and lower chips cannot be aligned, local interconnection through RDL is required.    5．
CoWoS（晶片-晶圓-基板）是台積電推出的一種 2.5D 封裝技術。 CoWoS 將晶片封裝在矽適配器板（中介層）上，利用矽適配器板上的高密度佈線進行互連，然後將其安裝到封裝基板上，如下圖所示。

CoWoS 和前面提到的 InFO 都來自台積電。 CoWoS 帶有矽中介層，而 InFO 沒有。 CoWoS 面向高端市場，具有相對較高的連接數和較大的封裝尺寸。 InFO 面向性價比市場，具有較小的封裝尺寸和較少的連接數。

台積電於 2012 年開始量產 CoWoS 技術。此技術將多個晶片封裝在一起，並透過高密度矽中介層互連，從而實現封裝尺寸小、性能高、功耗低、引腳少等效果。

CoWoS技術應用廣泛。 NVIDIA的GP100和Google的TPU2.0晶片（AlphaGo擊敗柯潔的幕後功臣）都採用了CoWoS技術。人工智慧（AI）也離不開CoWoS技術的貢獻。目前，CoWoS已獲得NVIDIA、AMD、Google、賽靈思和華為海思等高階晶片廠商的支援。

6．HBM（高頻寬內存）是一種高頻寬內存，主要針對高階顯示卡市場。 HBM採用3D TSV和2.5D TSV技術，透過3D TSV將多個記憶體晶片堆疊在一起，並透過2.5D TSV技術將堆疊的記憶體晶片與載板上的GPU互連。下圖為HBM技術的原理圖。

HBM目前有三個版本，分別是HBM、HBM2和HBM2E，頻寬分別為128 GBps/Stack、256 GBps/Stack和307 GBps/Stack。最新的HBM3仍在開發中。 HBM標準由AMD、NVIDIA和海力士共同推廣。 AMD率先在其旗艦顯示卡中使用了HBM標準，記憶體頻寬高達512 GBps。 NVIDIA隨後也採用了HBM標準，實現了1TBps的記憶體頻寬。與DDR5相比，HBM的效能提升了3倍以上，而功耗卻降低了50%。  7．HMC（混合記憶體立方體）是一種混合儲存立方體，其標準主要由美光科技推廣，目標市場是高階伺服器市場，尤其適用於多處理器架構。 HMC採用堆疊式DRAM晶片來實現更高的記憶體頻寬。此外，HMC還透過3D TSV整合技術將記憶體控制器整合到DRAM堆疊封裝中。下圖為HMC技術的示意圖。

對比HBM和HMC，我們可以發現它們非常相似。兩款DRAM晶片都採用堆疊式結構，並透過3D TSV互連，其下方均有邏輯控制晶片。二者的差別在於：HBM透過中介層和GPU互連，而HMC則直接安裝在基板上，中間沒有中介層和2.5D TSV。在HMC堆疊結構中，3D TSV的直徑約為5~6μm，數量超過2000個。 DRAM晶片通常薄至50μm，並透過20μm的微凸點進行互連。過去，記憶體控制器整合在處理器中，因此在高階伺服器中，當需要使用大量記憶體模組時，記憶體控制器的設計非常複雜。如今，記憶體控制器整合到記憶體模組中，大大簡化了記憶體控制器的設計。此外，HMC 使用高速串列介面 (SerDes) 來實現高速接口，這適用於處理器和記憶體相距較遠的情況。  8．Wide-IO（寬輸入輸出）寬頻輸入輸出技術主要由三星推廣，目前已發展到第二代。它可達到高達512位元的記憶體介面寬度，記憶體介面工作頻率最高可達1GHz，總記憶體頻寬可達68GB/s，是DDR4介面頻寬（34GB/s）的兩倍。 Wide-IO的實作方式是將記憶體晶片堆疊在邏輯晶片上。記憶體晶片透過3D TSV（通孔矽）與邏輯晶片和基板連接，如下圖所示。

Wide-IO 採用 TSV 架構的垂直堆疊封裝優勢，有助於打造速度、容量和功耗特性均符合智慧型手機、平板電腦和掌上型遊戲機等行動裝置需求的行動記憶體。其主要目標市場是需要低功耗的行動裝置。  9. 福弗羅斯In addition to the EMIB advanced packaging introduced earlier, Intel also launched Foveros active onboard technology. In Intel's technology introduction, Foveros is called 3D Face to Face Chip Stack for heterogeneous integration, a three-dimensional face-to-face heterogeneous integrated chip stack. The difference between EMIB and Foveros is that the former is a 2D packaging technology, while the latter is a 3D stacking packaging technology. Compared with the 2D EMIB packaging method, Foveros is more suitable for small-size products or products with higher memory bandwidth requirements. In fact, there is not much difference between EMIB and Foveros in terms of chip performance and functions. They both integrate chips of different specifications and functions to play different roles. However, in terms of size and power consumption, the advantages of Foveros 3D stacking are revealed. The power of each bit of data transmitted by Foveros is very low. Foveros technology has to deal with the reduction of Bump spacing, the increase of density and the chip stacking technology. The figure below shows the schematic diagram of Foveros 3D packaging technology.

LakeField是首款採用Foveros 3D堆疊封裝技術的晶片，整合了10nm Ice Lake處理器和22nm核心。它具備完整的PC功能，但體積卻只有幾美分。雖然Foveros是一種更先進的3D封裝技術，但它並不能取代EMIB。英特爾將在後續的生產中將兩者結合起來。  10．Co-EMIB是EMIB和Foveros技術的結合。 EMIB主要負責水平連接，使不同內核的晶片能夠像拼圖一樣拼接在一起。 Foveros則像建造摩天大樓一樣垂直堆疊，每一層都可以有完全不同的設計。例如，一樓是健身房，二樓是辦公大樓，三層是公寓。結合EMIB和Foveros的封裝技術被稱為Co-EMIB，它是一種更靈活的晶片製造方法，允許晶片在堆疊的同時繼續進行水平拼接。因此，這項技術可以透過EMIB將多個3D Foveros晶片拼接在一起，從而建立更大的晶片系統。下圖是Co-EMIB技術的示意圖。

Co-EMIB packaging technology can provide performance comparable to that of a single chip. The key to achieving this technology is ODI (Omni-Directional Interconnect) omnidirectional interconnection technology. ODI has two different types. In addition to elevator-type connections that connect different layers, there are also overpasses that connect different three-dimensional structures, as well as mezzanines between layers, allowing different chip combinations to have extremely high flexibility. ODI packaging technology allows chips to achieve both horizontal and vertical interconnections.

Co-EMIB採用全新的3D+2D封裝方式，將晶片設計思維從以往的平面拼圖式結構轉變為模組化堆疊結構。因此，除了量子運算等革命性的新型運算架構之外，Co-EMIB也可以說是維護和延續現有運算架構及生態系統的最佳實踐。

11．

SoIC，又稱TSMC-SoIC，是台積電（TSMC）提出的一種新型系統級整合晶片（System-on-Integrated-Chips）技術。預計台積電的SoIC技術將於2021年實現量產。那麼，SoIC究竟是什麼呢？ SoIC是一種創新的多晶片堆疊技術，能夠將10奈米以下的製程整合到晶圓級。此技術最顯著的特點是無凸點鍵結結構，從而實現了更高的整合密度和更優異的運行性能。 SoIC包含兩種技術形式：CoW（晶片-晶圓）和WoW（晶圓-晶圓）。根據台積電的描述，SoIC是WoW晶圓對晶圓或CoW晶片對晶圓的直接鍵合（鍵合）技術，屬於前端3D技術（FE 3D），而前文提到的InFO和CoWoS則屬於後端3D技術（BE 3D）。台積電和西門子EDA（Mentor）在SoIC技術方面展開合作，並推出相關的設計和驗證工具。下圖比較了3D IC和SoIC的整合度。

具體來說，SoIC和3D IC的製造流程在某種程度上是相似的。 SoIC的關鍵在於實現無凸點連接結構，其TSV密度也高於傳統3D IC。多層晶片之間的互連直接透過極小的TSV實現。如上圖所示，對​​比了3D IC和SoIC的TSV密度和凸點尺寸。可以看出，SoIC的TSV密度遠高於3D IC。同時，其晶片間的互連也採用了無凸點直接鍵合技術。晶片間距更小，整合密度更高。因此，其產品的功能密度也高於傳統3D IC。  12．三星發布的 X-Cube（擴展立方體）是一種 3D 整合技術，能夠在更小的空間內容納更多內存，並縮短單元間的訊號傳輸距離。 X-Cube 適用於對效能和頻寬要求極高的工藝，例如 5G、人工智慧、穿戴式裝置或行動裝置以及需要強大運算能力的應用。 X-Cube 採用 TSV 技術將 SRAM 堆疊在邏輯單元之上，從而在更小的空間內容納更多記憶體。從 X-Cube 技術演示可以看出，與以往的 2D 並行封裝不同，X-Cube 的 3D 封裝技術允許將多個晶片堆疊封裝，使最終晶片結構更加緊湊。 TSV 技術用於連接晶片，在降低功耗的同時提高了傳輸速率。這項技術將應用於 5G、人工智慧、擴增實境、高效能運算、行動晶片和虛擬實境等前沿領域。

X-Cube技術顯著縮短了晶片間的訊號傳輸距離，提高了資料傳輸速度，降低了功耗，並且可以根據客戶需求自訂記憶體頻寬和密度。目前，X-Cube技術已支援7nm和5nm製程。三星將繼續與全球半導體公司合作，將這項技術應用於新一代高性能晶片。  
    總結  先進封裝技術本文介紹了當今12種最主流的先進封裝技術。下表對這些主流先進封裝技術進行了橫向比較。

透過對比可以看出，先進封裝技術的出現和快速發展主要發生在過去十年。其整合技術主要包括2D、2.5D、3D、3D+2D、3D+2.5D等。功能密度也分為低、中、高、超高等。應用領域涵蓋5G、人工智慧、穿戴式裝置、行動裝置、高效能伺服器、高效能運算、高效能顯示卡等領域。主要應用廠商包括台積電、英特爾、三星等知名晶片廠商，也反映了先進封裝技術與晶片製造融合的趨勢。

最後，我們總結一下：先進包裝的目的是：

提高功能密度，縮短互連長度，提高系統效能，降低整體功耗。

先進封裝技術也對EDA工具提出了新的要求。 EDA工具需支援FIWLP、FOWLP、2.5DTSV和3D TSV設計，以及多基板設計。由於矽中介層和封裝基板（Substrate）通常整合在產品中，各大EDA公司紛紛推出新工具來支援先進封裝的設計和驗證，其中Synopsys、Cadence和Siemens EDA（Mentor）等公司也積極參與其中。

下圖展示了西門子EDA XPD工具的高級封裝設計截圖。設計包含3D TSV和2.5D TSV設計、中介層、基板、倒裝晶片、微凸塊、BGA等元件，這些元件在EDA工具中均得到了詳細而精確的體現。有關高級封裝的詳細設計方法，請參閱即將出版的新書《基於SiP技術的微系統》。

典型的先進封裝設計（西門子EDA XPD設計截圖）

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