دلایل تاریخی وجود دارد که چرا یک فناوری می‌تواند از یک حوزه حرفه‌ای نسبتاً محدود شناخته شود و همچنین از تبلیغ شرکت‌های شناخته‌شده جدایی‌ناپذیر است. این اپل بود که SiP را به عموم معرفی کرد و به دلیل TSMC است که بسته‌بندی پیشرفته می‌تواند توجه عمومی گسترده‌ای را به خود جلب کند. اپل اعلام کرد که iWatch آن از فناوری SiP استفاده می‌کند و SiP از آن زمان به طور گسترده شناخته شده است. TSMC اعلام کرد که علاوه بر فناوری پیشرفته، باید در بسته‌بندی پیشرفته نیز مشارکت داشته باشد. بنابراین، بسته‌بندی پیشرفته توسط صنعت به اندازه فناوری پیشرفته مهم ذکر شده است. در سال‌های اخیر، فناوری‌های بسته‌بندی پیشرفته همچنان در حال ظهور بوده‌اند و اصطلاحات جدید یکی پس از دیگری پدیدار شده‌اند که تا حدودی گیج‌کننده است. در حال حاضر، حداقل ده‌ها نام مرتبط با بسته‌بندی پیشرفته وجود دارد که می‌توان آنها را فهرست کرد. برای مثال: WLP (بسته سطح ویفر)، FIWLP (بسته سطح ویفر با فن ورودی)، FOWLP (بسته سطح ویفر با فن خروجی)، eWLB (آرایه شبکه توپی سطح ویفر تعبیه‌شده)، CSP (بسته مقیاس تراشه)، WLCSP (بسته مقیاس تراشه سطح ویفر)، CoW (تراشه روی ویفر)، WoW (ویفر روی ویفر)، FOPLP (بسته سطح پنل با فن خروجی)، InFO (فن خروجی یکپارچه)، CoWoS (تراشه روی ویفر روی زیرلایه)، HBM (حافظه با پهنای باند بالا)، HMC (مکعب حافظه هیبریدی)، Wide-IO (خروجی ورودی گسترده)، EMIB (پل اتصال چند قالبی تعبیه‌شده)، Foveros، Co-EMIB، ODI (اتصال چند جهته)، 3D IC، SoIC، X-Cube... و غیره... اینها فناوری‌های پیشرفته بسته‌بندی هستند. چگونه می‌توان این فناوری‌های خیره‌کننده بسته‌بندی پیشرفته را تشخیص داد و درک کرد؟ این چیزی است که این مقاله می‌خواهد به خوانندگان بگوید. ابتدا، برای سهولت در تشخیص، بسته‌بندی پیشرفته را به دو دسته تقسیم می‌کنیم:① فناوری بسته‌بندی پیشرفته مبتنی بر گسترش صفحه XY، عمدتاً از طریق RDL برای گسترش سیگنال و اتصال متقابل؛② فناوری بسته‌بندی پیشرفته مبتنی بر گسترش محور Z، عمدتاً از طریق TSV برای گسترش سیگنال و اتصال متقابل.  
   بر اساس امتداد صفحه XY فناوری پیشرفته بسته‌بندی
 

منظور از صفحه XY در اینجا ویفر یا صفحه XY تراشه است. ویژگی متمایز این نوع بسته‌بندی این است که هیچ TSV از طریق سوراخ سیلیکونی وجود ندارد. ابزار یا فناوری گسترش سیگنال عمدتاً از طریق لایه RDL پیاده‌سازی می‌شود. معمولاً هیچ زیرلایه‌ای وجود ندارد. سیم‌کشی RDL به بدنه سیلیکونی تراشه یا روی قالب اضافی متصل می‌شود. از آنجا که محصول نهایی بسته‌بندی شده زیرلایه‌ای ندارد، چنین بسته‌بندی‌هایی نسبتاً نازک هستند و در حال حاضر به طور گسترده در تلفن‌های هوشمند استفاده می‌شوند.

۱. فاولپ

FOWLP (بسته‌بندی سطح ویفر با خروجی) نوعی WLP (بسته‌بندی سطح ویفر) است، بنابراین ابتدا باید بسته‌بندی سطح ویفر WLP را درک کنیم.

قبل از ظهور فناوری WLP، مراحل فرآیند بسته‌بندی سنتی عمدتاً پس از برش و قطعه قطعه کردن قالب انجام می‌شد. ابتدا ویفر برش داده و خرد می‌شد و سپس به اشکال مختلف بسته‌بندی می‌شد.

WLP حدود سال ۲۰۰۰ عرضه شد. دو نوع دارد: فن-این (فن-این) و فن-این (فن-اوت). بسته‌بندی سطح ویفر WLP با بسته‌بندی سنتی متفاوت است. در فرآیند بسته‌بندی، بیشتر فرآیند مربوط به کار با ویفر است، یعنی بسته‌بندی کلی (بسته‌بندی) روی ویفر انجام می‌شود و پس از تکمیل بسته‌بندی، به صورت برش‌هایی برش داده می‌شود. از آنجا که پس از تکمیل بسته‌بندی، ویفر به قطعات برش داده می‌شود، اندازه تراشه بسته‌بندی شده تقریباً برابر با تراشه بدون پوشش است، بنابراین به آن CSP (بسته‌بندی مقیاس تراشه) یا WLCSP (بسته‌بندی مقیاس تراشه سطح ویفر) نیز گفته می‌شود. این نوع بسته‌بندی با روند بازار محصولات الکترونیکی مصرفی سبک، کوچک، کوتاه و نازک مطابقت دارد. ظرفیت خازنی و القایی انگلی نسبتاً کم است و از مزایای هزینه کم و اتلاف حرارت خوب برخوردار است.

در ابتدا، WLP عمدتاً از نوع Fan-in استفاده می‌کرد که می‌توان آن را Fan-in WLP یا FIWLP نامید. این نوع عمدتاً در تراشه‌هایی با مساحت کمتر و پین‌های کمتر استفاده می‌شود.

با پیشرفت فناوری IC، مساحت تراشه کوچک‌تر می‌شود و سطح تراشه نمی‌تواند پین‌های کافی را در خود جای دهد. بنابراین، فرم بسته‌بندی WLP با خروجی بالا (Fan-Out WLP) که با نام FOWLP نیز شناخته می‌شود، به وجود آمده است که از RDL برای اتصالات خارج از ناحیه تراشه برای به دست آوردن پین‌های بیشتر، به طور کامل استفاده می‌کند.

در FOWLP، از آنجایی که RDL و Bump باید به حاشیه تراشه لخت هدایت شوند، ابتدا باید ویفر تراشه لخت خرد و قطعه‌بندی شود و سپس تراشه‌های لخت مستقل در فرآیند ویفر پیکربندی مجدد شوند. بر این اساس، از طریق پردازش دسته‌ای و اتصال سیم‌کشی متالیزه، بسته نهایی تشکیل می‌شود. فرآیند کپسوله‌سازی FOWLP در شکل زیر نشان داده شده است.

FOWLP توسط شرکت‌های زیادی پشتیبانی می‌شود و شرکت‌های مختلف روش‌های نامگذاری متفاوتی دارند. شکل زیر FOWLP ارائه شده توسط شرکت‌های بزرگ را نشان می‌دهد.

چه از فن ورودی (Fan-in) استفاده شود و چه از فن خروجی (Fan-out)، اتصال بین بسته‌بندی سطح ویفر WLP و PCB به شکل تراشه‌ی چرخان (Flip Chip) است. سمت فعال تراشه رو به پایین و به سمت برد مدار چاپی است که می‌تواند کوتاه‌ترین مسیر الکتریکی را فراهم کند، که سرعت بالاتر و اثرات پارازیتی کمتر را نیز تضمین می‌کند. از سوی دیگر، به دلیل استفاده از بسته‌بندی دسته‌ای، کل ویفر را می‌توان به طور همزمان بسته‌بندی کرد و کاهش هزینه، نیروی محرکه‌ی دیگری برای بسته‌بندی سطح ویفر است.  ۲. اطلاعاتInFO (Integrated Fan-out) یک فناوری پیشرفته بسته‌بندی FOWLP است که توسط TSMC در سال ۲۰۱۷ توسعه داده شده است. این فناوری، ادغامی از فرآیند FOWLP است و می‌توان آن را به عنوان ادغام فرآیندهای Fan-Out چندین تراشه درک کرد، در حالی که FOWLP بر خود فرآیند بسته‌بندی Fan-Out تمرکز دارد. InFO فضایی برای ادغام چندین تراشه فراهم می‌کند و می‌تواند در بسته‌بندی تراشه‌های فرکانس رادیویی و بی‌سیم، بسته‌بندی تراشه پردازنده و باند پایه، پردازنده‌های گرافیکی و تراشه‌های شبکه اعمال شود. شکل زیر نمودار مقایسه‌ای FIWLP، FOWLP و InFO را نشان می‌دهد.

پردازنده‌های آیفون اپل در سال‌های اولیه توسط سامسونگ تولید می‌شدند، اما TSMC سفارش دو نسل از پردازنده‌های آیفون را پذیرفته است که با Apple A11 شروع می‌شود. یکی از نکات کلیدی، فناوری بسته‌بندی جدید TSMC به نام InFO است که امکان اتصال مستقیم تراشه‌ها را فراهم می‌کند و ضخامت را کاهش می‌دهد و فضای ارزشمندی را برای باتری‌ها یا سایر قطعات آزاد می‌کند.

اپل استفاده از بسته‌بندی InFO را با آیفون ۷ آغاز کرد و به استفاده از آن ادامه خواهد داد. آیفون ۸، آیفون X و سایر برندهای تلفن همراه در آینده نیز شروع به استفاده از این فناوری خواهند کرد. پیوستن اپل و TSMC وضعیت کاربرد فناوری FOWLP را تغییر داده و بازار را قادر می‌سازد تا به تدریج فناوری بسته‌بندی FOWLP (InFO) را بپذیرد و به طور گسترده به کار گیرد.  ۳. فوپلپبسته‌بندی سطح پنل FOPLP (بسته‌بندی سطح پنل با خروجی) از ایده‌ها و فناوری FOWLP بهره می‌برد، اما از پنل بزرگ‌تری استفاده می‌کند، بنابراین می‌تواند محصولات بسته‌بندی‌شده را چندین برابر تراشه‌های ویفر سیلیکونی 300 میلی‌متری به صورت انبوه تولید کند. فناوری FOPLP امتدادی از فناوری FOWLP است. این فناوری فرآیند Fan-Out را روی یک برد حامل مربعی بزرگ‌تر انجام می‌دهد، بنابراین فناوری بسته‌بندی FOPLP نامیده می‌شود. برد حامل پنل می‌تواند یک برد حامل PCB یا یک برد حامل شیشه‌ای برای پنل‌های LCD باشد. در حال حاضر، FOPLP از یک برد حامل PCB 24-18 اینچی (610-457 میلی‌متر) استفاده می‌کند که مساحت آن حدود 4 برابر ویفر سیلیکونی 300 میلی‌متری است. بنابراین، می‌توان آن را به سادگی به عنوان یک فرآیند واحد در نظر گرفت که می‌تواند محصولات بسته‌بندی پیشرفته‌ای را که 4 برابر اندازه ویفر سیلیکونی 300 میلی‌متری هستند، به صورت انبوه تولید کند. فناوری FOPLP مانند فرآیند FOWLP می‌تواند فرآیندهای جلویی و پشتی بسته‌بندی را ادغام کند. می‌توان آن را به عنوان یک فرآیند بسته‌بندی یکبار مصرف در نظر گرفت، بنابراین می‌تواند هزینه‌های تولید و مواد را به میزان قابل توجهی کاهش دهد. تصویر زیر مقایسه‌ای بین FOWLP و FOPLP را نشان می‌دهد.

FOPLP از فناوری تولید PCB برای تولید RDL استفاده می‌کند. عرض و فاصله خطوط آن در حال حاضر بیش از 10 میکرومتر است. از تجهیزات SMT برای نصب تراشه‌ها و اجزای غیرفعال استفاده می‌کند. از آنجایی که مساحت پنل آن بسیار بزرگتر از مساحت ویفر است، می‌توان محصولات بیشتری را همزمان بسته‌بندی کرد. در مقایسه با FOWLP، FOPLP از مزیت هزینه بیشتری برخوردار است. در حال حاضر، شرکت‌های بزرگ بسته‌بندی در سراسر جهان، از جمله سامسونگ الکترونیکس و ASE، به طور فعال در فناوری فرآیند FOPLP سرمایه‌گذاری می‌کنند.  ۴. امیبفناوری بسته‌بندی پیشرفته پل اتصال چند تراشه‌ای تعبیه‌شده EMIB (Embedded Multi-Die Interconnect Bridge) توسط اینتل پیشنهاد و به‌طور فعال به‌کار گرفته شد. EMIB برخلاف سه بسته پیشرفته‌ای که قبلاً توضیح داده شد، یک بسته مبتنی بر زیرلایه است. از آنجایی که EMIB TSV ندارد، به‌عنوان یک فناوری بسته‌بندی پیشرفته مبتنی بر گسترش صفحه XY نیز طبقه‌بندی می‌شود. مفهوم EMIB مشابه بسته‌بندی 2.5D مبتنی بر اینترپوزرهای سیلیکونی است که اتصال محلی با چگالی بالا از طریق ویفرهای سیلیکونی است. در مقایسه با بسته‌بندی سنتی 2.5 اینچی، فناوری EMIB مزایای بازده بسته‌بندی معمولی، عدم نیاز به فرآیندهای اضافی و طراحی ساده به دلیل عدم وجود TSV را دارد. تراشه‌های SoC سنتی، CPU، GPU، کنترل‌کننده حافظه و کنترل‌کننده IO فقط با استفاده از یک فرآیند قابل تولید هستند. با استفاده از فناوری EMIB، CPU و GPU نیازهای فرآیندی بالایی دارند و می‌توانند از فرآیند 10 نانومتری استفاده کنند. واحد IO و واحد ارتباطی می‌توانند از فرآیند 14 نانومتری و بخش حافظه می‌توانند از فرآیند 22 نانومتری استفاده کنند. با استفاده از فناوری بسته‌بندی پیشرفته EMIB، سه فرآیند مختلف می‌توانند در یک پردازنده ادغام شوند. تصویر زیر نمودار شماتیک EMIB را نشان می‌دهد.    

در مقایسه با واسط‌های سیلیکونی، ویفرهای سیلیکونی EMIB کوچک‌تر، انعطاف‌پذیرتر و اقتصادی‌تر هستند. فناوری بسته‌بندی EMIB می‌تواند در صورت نیاز، تراشه‌های CPU، IO، GPU و حتی FPGA، هوش مصنوعی و سایر تراشه‌ها را با هم بسته‌بندی کند. این فناوری می‌تواند تراشه‌های 10 نانومتری، 14 نانومتری، 22 نانومتری و سایر فرآیندهای مختلف را در یک تراشه واحد بسته‌بندی کند تا نیازهای کسب‌وکارهای انعطاف‌پذیر را برآورده سازد.

پلتفرم KBL-G از طریق EMIB، پردازنده‌های Intel Core و پردازنده‌های گرافیکی AMD Radeon RX Vega M را ادغام می‌کند. این پلتفرم قابلیت‌های محاسباتی قدرتمند پردازنده‌های Intel را با قابلیت‌های گرافیکی عالی پردازنده‌های گرافیکی AMD ترکیب می‌کند و تجربه خنک‌کنندگی فوق‌العاده‌ای دارد. این تراشه تاریخ‌ساز شد و تجربه محصول را به سطح جدیدی رساند.

   بر اساس امتداد محور Z فناوری پیشرفته بسته‌بندی  

فناوری بسته‌بندی پیشرفته مبتنی بر گسترش محور Z، عمدتاً از TSV برای گسترش سیگنال و اتصال داخلی استفاده می‌کند. TSV را می‌توان به TSV دو و نیم بعدی و TSV سه‌بعدی تقسیم کرد. از طریق فناوری TSV، چندین تراشه می‌توانند به صورت عمودی روی هم چیده شده و به هم متصل شوند.

در فناوری TSV سه‌بعدی، تراشه‌ها بسیار نزدیک به یکدیگر هستند، بنابراین تأخیر کمتری وجود خواهد داشت. علاوه بر این، طول اتصال کوتاه‌شده می‌تواند اثرات انگلی مرتبط را کاهش دهد و به دستگاه اجازه دهد در فرکانس‌های بالاتر کار کند که به بهبود عملکرد و کاهش بیشتر هزینه منجر می‌شود. فناوری TSV یک فناوری کلیدی برای بسته‌بندی سه‌بعدی است. مؤسسات تحقیقاتی از جمله تولیدکنندگان مجتمع نیمه‌هادی، کارخانه‌های تولید مدار مجتمع، کارخانه‌های بسته‌بندی، توسعه‌دهندگان فناوری‌های نوظهور، دانشگاه‌ها و مؤسسات تحقیقاتی و اتحادیه‌های فناوری، تحقیقات و توسعه‌های مختلفی را در مورد فرآیندهای TSV انجام داده‌اند. علاوه بر این، خوانندگان باید توجه داشته باشند که اگرچه فناوری بسته‌بندی پیشرفته مبتنی بر گسترش محور Z عمدتاً گسترش سیگنال و اتصال را از طریق TSV انجام می‌دهد، RDL نیز ضروری است. به عنوان مثال، اگر TSVهای تراشه‌های بالایی و پایینی قابل تراز نباشند، اتصال محلی از طریق RDL مورد نیاز است.    ۵. کوووس
CoWoS (تراشه روی ویفر روی زیرلایه) یک فناوری بسته‌بندی ۲.۵ بعدی است که توسط TSMC عرضه شده است. CoWoS تراشه را روی یک برد آداپتور سیلیکونی (اینترپوزر) بسته‌بندی می‌کند، از سیم‌کشی با چگالی بالا روی برد آداپتور سیلیکونی برای اتصال داخلی استفاده می‌کند و سپس آن را روی زیرلایه بسته‌بندی نصب می‌کند، همانطور که در شکل زیر نشان داده شده است.

CoWoS و InFO که قبلاً به آنها اشاره شد، هر دو از TSMC هستند. CoWoS دارای یک رابط سیلیکونی است، اما InFO این ویژگی را ندارد. CoWoS با تعداد اتصالات و اندازه بسته‌بندی نسبتاً زیاد، بازار محصولات رده بالا را هدف قرار داده است. InFO با اندازه بسته‌بندی کوچک‌تر و تعداد اتصالات کمتر، بازار محصولات مقرون‌به‌صرفه را هدف قرار داده است.

TSMC تولید انبوه CoWoS را در سال ۲۰۱۲ آغاز کرد. از طریق این فناوری، چندین تراشه در کنار هم بسته‌بندی شده و از طریق Silicon Interposer با چگالی بالا به هم متصل می‌شوند و به اثرات اندازه بسته کوچک، عملکرد بالا، مصرف برق پایین و پین‌های کمتر دست می‌یابند.

فناوری CoWoS به طور گسترده مورد استفاده قرار می‌گیرد. GP100 انویدیا و تراشه TPU2.0 گوگل پشت AlphaGo که Ke Jie را شکست داد، همگی از فناوری CoWoS استفاده می‌کنند. هوش مصنوعی نیز در CoWoS مشارکت دارد. در حال حاضر، CoWoS از تولیدکنندگان تراشه‌های رده بالا مانند NVIDIA، AMD، Google، XilinX و Huawei HiSilicon پشتیبانی دریافت کرده است.

۶. اچ‌بی‌‌امحافظه با پهنای باند بالا (HBM (High-Bandwidth Memory)) که عمدتاً بازار کارت‌های گرافیک رده بالا را هدف قرار داده است. HBM از فناوری 3D TSV و 2.5D TSV برای روی هم قرار دادن چندین تراشه حافظه از طریق 3D TSV استفاده می‌کند و از فناوری 2.5D TSV برای اتصال تراشه‌های حافظه روی هم قرار گرفته و پردازنده‌های گرافیکی (GPU) روی برد حامل استفاده می‌کند. شکل زیر نمودار شماتیک فناوری HBM را نشان می‌دهد.

HBM در حال حاضر سه نسخه دارد، یعنی HBM، HBM2 و HBM2E، که به ترتیب پهنای باند 128 گیگابایت بر ثانیه در هر پشته، 256 گیگابایت بر ثانیه در هر پشته و 307 گیگابایت بر ثانیه در هر پشته دارند. آخرین HBM3 هنوز در دست توسعه است. استاندارد HBM توسط AMD، NVIDIA و Hynix ترویج می‌شود. AMD اولین شرکتی بود که از استاندارد HBM در کارت گرافیک پرچمدار خود با پهنای باند حافظه تا 512 گیگابایت بر ثانیه استفاده کرد. NVIDIA نیز از این روند پیروی کرد و با استفاده از استاندارد HBM به پهنای باند حافظه 1 ترابایت بر ثانیه دست یافت. در مقایسه با DDR5، عملکرد HBM بیش از 3 برابر بهبود یافته است، اما مصرف برق 50 درصد کاهش یافته است.  ۷. اچ ام سیمکعب ذخیره‌سازی هیبریدی HMC (Hybrid Memory Cube)، استاندارد آن عمدتاً توسط Micron ترویج می‌شود و بازار هدف آن بازار سرورهای سطح بالا، به ویژه برای معماری چند پردازنده‌ای است. HMC از تراشه‌های DRAM روی هم چیده شده برای دستیابی به پهنای باند حافظه بیشتر استفاده می‌کند. علاوه بر این، HMC از طریق فناوری ادغام 3D TSV، کنترل‌کننده حافظه را در بسته پشته DRAM ادغام می‌کند. شکل زیر نمودار شماتیک فناوری HMC را نشان می‌دهد.

با مقایسه HBM و HMC، می‌توانیم ببینیم که آنها بسیار شبیه به هم هستند. هر دو تراشه DRAM از طریق TSV سه بعدی روی هم انباشته شده و به هم متصل هستند و تراشه‌های کنترل منطقی در زیر آنها وجود دارد. تفاوت بین این دو این است: HBM از طریق Interposer و GPU به هم متصل است، در حالی که HMC مستقیماً روی Substrate نصب می‌شود و فاقد Interposer و TSV دو و نیم بعدی در وسط است. در پشته HMC، قطر TSV سه بعدی حدود 5 تا 6 میکرومتر است و تعداد آنها از 2000+ میکرومتر فراتر می‌رود. تراشه‌های DRAM معمولاً تا 50 میکرومتر نازک می‌شوند و تراشه‌ها از طریق MicroBump بیست میکرومتری به هم متصل می‌شوند. در گذشته، کنترل‌کننده‌های حافظه در پردازنده تعبیه می‌شدند، بنابراین در سرورهای رده بالا، وقتی تعداد زیادی ماژول حافظه نیاز به استفاده دارند، طراحی کنترل‌کننده حافظه بسیار پیچیده است. اکنون که کنترل‌کننده حافظه در ماژول حافظه ادغام شده است، طراحی کنترل‌کننده حافظه بسیار ساده شده است. علاوه بر این، HMC از رابط سریال پرسرعت (SerDes) برای پیاده‌سازی رابط پرسرعت استفاده می‌کند که برای موقعیت‌هایی که پردازنده و حافظه از هم فاصله زیادی دارند، مناسب است.  ۸.ورودی/خروجی عریضفناوری ورودی و خروجی پهن‌باند Wide-IO (Wide Input Output) عمدتاً توسط سامسونگ ترویج می‌شود. اکنون به نسل دوم رسیده است. این فناوری می‌تواند به پهنای رابط حافظه تا 512 بیت دست یابد. فرکانس عملکرد رابط حافظه می‌تواند تا 1 گیگاهرتز برسد. پهنای باند کل حافظه می‌تواند به 68 گیگابایت بر ثانیه برسد که دو برابر پهنای باند رابط DDR4 (34 گیگابایت بر ثانیه) است. Wide-IO با قرار دادن تراشه حافظه روی تراشه منطقی پیاده‌سازی می‌شود. تراشه حافظه از طریق 3D TSV به تراشه منطقی و بستر متصل می‌شود، همانطور که در شکل زیر نشان داده شده است.

Wide-IO از مزایای بسته‌بندی عمودیِ معماری TSV برخوردار است که به ایجاد حافظه‌های موبایل با ویژگی‌های سرعت، ظرفیت و توان بالا برای رفع نیازهای دستگاه‌های موبایل مانند تلفن‌های هوشمند، تبلت‌ها و کنسول‌های بازی دستی کمک می‌کند. بازار هدف اصلی آن دستگاه‌های موبایلی است که به مصرف توان کم نیاز دارند.  ۹. فووروسعلاوه بر بسته‌بندی پیشرفته EMIB که قبلاً معرفی شده بود، اینتل فناوری فعال روی برد Foveros را نیز راه‌اندازی کرد. در معرفی فناوری اینتل، Foveros با نام 3D Face to Face Chip Stack برای ادغام ناهمگن، یک پشته تراشه یکپارچه ناهمگن سه‌بعدی رو در رو نامیده می‌شود. تفاوت بین EMIB و Foveros این است که اولی یک فناوری بسته‌بندی دوبعدی است، در حالی که دومی یک فناوری بسته‌بندی سه بعدی پشته‌ای است. در مقایسه با روش بسته‌بندی EMIB دوبعدی، Foveros برای محصولات کوچک یا محصولاتی با نیاز به پهنای باند حافظه بالاتر مناسب‌تر است. در واقع، از نظر عملکرد و عملکردهای تراشه، تفاوت زیادی بین EMIB و Foveros وجود ندارد. هر دو تراشه‌هایی با مشخصات و عملکردهای مختلف را برای ایفای نقش‌های مختلف ادغام می‌کنند. با این حال، از نظر اندازه و مصرف برق، مزایای پشته‌سازی سه بعدی Foveros آشکار می‌شود. قدرت هر بیت داده منتقل شده توسط Foveros بسیار کم است. فناوری Foveros باید با کاهش فاصله Bump، افزایش چگالی و فناوری پشته‌سازی تراشه مقابله کند. شکل زیر نمودار شماتیک فناوری بسته‌بندی سه‌بعدی Foveros را نشان می‌دهد.

LakeField، اولین تراشه مادربرد سه بعدی Foveros، یک پردازنده 10 نانومتری Ice Lake و یک هسته 22 نانومتری را در خود جای داده است. این تراشه عملکردهای کامل یک کامپیوتر شخصی را دارد اما تنها چند سنت اندازه دارد. اگرچه Foveros یک فناوری بسته‌بندی سه‌بعدی پیشرفته‌تر است، اما جایگزینی برای EMIB نیست. اینتل این دو را در تولید بعدی ترکیب خواهد کرد.  10. Co-EMIB (Foveros + EMIB)Co-EMIB ترکیبی از EMIB و Foveros است. EMIB عمدتاً مسئول اتصالات افقی است و به تراشه‌هایی با هسته‌های مختلف اجازه می‌دهد مانند یک پازل به هم متصل شوند. Foveros به صورت عمودی روی هم چیده می‌شود، درست مانند ساختن یک ساختمان بلند. هر طبقه می‌تواند طراحی کاملاً متفاوتی داشته باشد. به عنوان مثال، طبقه اول یک باشگاه ورزشی، طبقه دوم یک ساختمان اداری و طبقه سوم یک آپارتمان است. فناوری بسته‌بندی که EMIB و Foveros را ترکیب می‌کند، Co-EMIB نام دارد که یک روش تولید تراشه انعطاف‌پذیرتر است که به تراشه‌ها اجازه می‌دهد در حین انباشته شدن، به صورت افقی نیز به هم متصل شوند. بنابراین، این فناوری می‌تواند چندین تراشه Foveros سه‌بعدی را از طریق EMIB به هم متصل کند تا یک سیستم تراشه بزرگتر ایجاد شود. تصویر زیر یک نمودار شماتیک از فناوری Co-EMIB است.

فناوری بسته‌بندی Co-EMIB می‌تواند عملکردی قابل مقایسه با یک تراشه واحد ارائه دهد. کلید دستیابی به این فناوری، فناوری اتصال چند جهته ODI (Omni-Directional Interconnect) است. ODI دو نوع مختلف دارد. علاوه بر اتصالات نوع آسانسوری که لایه‌های مختلف را به هم متصل می‌کنند، پل‌های هوایی نیز وجود دارند که ساختارهای سه‌بعدی مختلف و همچنین مزانزین بین لایه‌ها را به هم متصل می‌کنند و به ترکیب‌های مختلف تراشه اجازه می‌دهند انعطاف‌پذیری بسیار بالایی داشته باشند. فناوری بسته‌بندی ODI به تراشه‌ها اجازه می‌دهد تا به اتصالات افقی و عمودی دست یابند.

Co-EMIB از یک روش بسته‌بندی جدید سه‌بعدی + دوبعدی برای تغییر تفکر طراحی تراشه از پازل مسطح گذشته به بلوک‌های روی هم چیده شده استفاده می‌کند. بنابراین، علاوه بر معماری‌های محاسباتی جدید انقلابی مانند محاسبات کوانتومی، می‌توان گفت CO-EMIB بهترین روش در حفظ و ادامه معماری و اکوسیستم محاسباتی موجود است.

۱۱٫ تراشه‌های SoIC

SoIC که با نام TSMC-SoIC نیز شناخته می‌شود، فناوری جدیدی است که توسط TSMC - System-on-Integrated-Chips - ارائه شده است. انتظار می‌رود فناوری SoIC TSMC در سال 2021 به تولید انبوه برسد. SoIC دقیقاً چیست؟ SoIC که به آن SoIC می‌گویند، یک فناوری پشته چند تراشه‌ای نوآورانه است که می‌تواند فرآیندها را در سطح ویفر زیر 10 نانومتر ادغام کند. متمایزترین ویژگی این فناوری، ساختار پیوند بدون برآمدگی است که منجر به تراکم ادغام بالاتر و عملکرد عملیاتی بهتر می‌شود. SoIC شامل دو شکل فنی است: CoW (Chip-on-wafer) و WoW (Wafer-on-wafer). طبق توضیحات TSMC، SoIC یک فناوری پیوند مستقیم (Bonding) ویفر WoW به ویفر یا تراشه CoW به ویفر است که متعلق به فناوری Front-End 3D (FE 3D) است، در حالی که InFO و CoWoS فوق‌الذکر متعلق به فناوری Back-End 3D (BE 3D) هستند. TSMC و Siemens EDA (Mentor) در زمینه فناوری SoIC همکاری می‌کنند و ابزارهای طراحی و تأیید مرتبط را راه‌اندازی می‌کنند. شکل زیر مقایسه‌ای از ادغام 3D IC و SoIC است.

به طور خاص، فرآیندهای تولید SoIC و 3D IC تا حدودی مشابه هستند. نکته کلیدی SoIC دستیابی به ساختار اتصال بدون برآمدگی است و چگالی TSV آن نیز بالاتر از IC سه بعدی سنتی است. اتصال بین تراشه‌های چند لایه مستقیماً از طریق TSV بسیار کوچک محقق می‌شود. همانطور که در شکل بالا نشان داده شده است، این مقایسه‌ای از چگالی TSV و اندازه Bump در 3D IC و SoIC است. می‌توان مشاهده کرد که چگالی TSV SoIC بسیار بالاتر از 3D IC است. در عین حال، اتصال بین تراشه‌های آن نیز از فناوری اتصال مستقیم بدون برآمدگی استفاده می‌کند. فاصله تراشه‌ها کمتر و چگالی ادغام بیشتر است. بنابراین، محصولات آن نیز چگالی عملکردی بالاتری نسبت به IC سه بعدی سنتی دارند.  ۱۲٫ایکس-مکعبX-Cube (eXtended-Cube) یک فناوری یکپارچه‌سازی سه‌بعدی است که توسط سامسونگ معرفی شده است و می‌تواند حافظه بیشتری را در فضای کوچک‌تری جای دهد و فاصله سیگنال بین واحدها را کوتاه کند. X-Cube در فرآیندهایی که به عملکرد و پهنای باند بالا نیاز دارند، مانند 5G، هوش مصنوعی و دستگاه‌ها و برنامه‌های پوشیدنی یا موبایل که به قدرت محاسباتی بالایی نیاز دارند، استفاده می‌شود. X-Cube از فناوری TSV برای انباشت SRAM روی سلول‌های منطقی استفاده می‌کند که می‌تواند حافظه بیشتری را در فضای کوچک‌تری جای دهد. همانطور که از نمایش فناوری X-Cube مشاهده می‌شود، برخلاف بسته‌بندی موازی دوبعدی قبلی چندین تراشه، بسته‌بندی سه‌بعدی X-Cube؟ امکان انباشت و بسته‌بندی چندین تراشه را فراهم می‌کند و ساختار تراشه نهایی را فشرده‌تر می‌کند. از فناوری TSV برای اتصال تراشه‌ها استفاده می‌شود که مصرف برق را کاهش می‌دهد و در عین حال سرعت انتقال را افزایش می‌دهد. این فناوری در پیشرفته‌ترین زمینه‌ها مانند 5G، هوش مصنوعی، واقعیت افزوده، محاسبات با کارایی بالا، تراشه‌های موبایل و واقعیت مجازی استفاده خواهد شد.

فناوری X-Cube فاصله انتقال سیگنال بین تراشه‌ها را به طور قابل توجهی کوتاه می‌کند، سرعت انتقال داده را افزایش می‌دهد، مصرف برق را کاهش می‌دهد و همچنین می‌تواند پهنای باند و تراکم حافظه را با توجه به نیاز مشتری سفارشی کند. در حال حاضر، فناوری X-Cube می‌تواند از فرآیندهای 7 نانومتری و 5 نانومتری پشتیبانی کند. سامسونگ به همکاری با شرکت‌های نیمه‌هادی جهانی برای به‌کارگیری این فناوری در نسل جدیدی از تراشه‌های با کارایی بالا ادامه خواهد داد.  
    خلاصه کردن  فناوری پیشرفته بسته‌بندیدر این مقاله، ما ۱۲ مورد از رایج‌ترین فناوری‌های بسته‌بندی پیشرفته امروزی را شرح می‌دهیم. جدول زیر مقایسه‌ای افقی از این فناوری‌های پیشرفته بسته‌بندی رایج است.

از مقایسه، می‌توانیم ببینیم که ظهور و توسعه سریع بسته‌بندی پیشرفته عمدتاً در 10 سال گذشته رخ داده است. فناوری ادغام آن عمدتاً شامل 2D، 2.5D، 3D، 3D+2D، 3D+2.5D است. چگالی عملکردی نیز شامل کم، متوسط، زیاد و بسیار زیاد است. زمینه‌های کاربردی شامل 5G، هوش مصنوعی، دستگاه‌های پوشیدنی، دستگاه‌های تلفن همراه، سرورهای با کارایی بالا، محاسبات با کارایی بالا، کارت‌های گرافیک با کارایی بالا و سایر زمینه‌ها می‌شود. تولیدکنندگان اصلی برنامه شامل تولیدکنندگان تراشه شناخته شده مانند TSMC، Intel و SAMSUNG هستند که نشان دهنده روند ادغام بسته‌بندی پیشرفته و تولید تراشه نیز می‌باشد.

در نهایت، اجازه دهید خلاصه کنیم: هدف از بسته‌بندی پیشرفته عبارت است از:

بهبود تراکم عملکردی، کوتاه کردن طول اتصال، بهبود عملکرد سیستم و کاهش مصرف کلی برق.

بسته‌بندی پیشرفته همچنین الزامات جدیدی را برای ابزارهای EDA مطرح می‌کند. ابزارهای EDA باید از طراحی FIWLP، FOWLP، 2.5DTSV و 3D TSV و همچنین طراحی چند زیرلایه‌ای پشتیبانی کنند. از آنجا که رابط سیلیکونی و زیرلایه بسته‌بندی (Substrate) اغلب در یک محصول با هم ادغام می‌شوند، شرکت‌های بزرگ EDA ابزارهای جدیدی را برای پشتیبانی از طراحی و تأیید بسته‌بندی پیشرفته راه‌اندازی کرده‌اند، از جمله Synopsys، Cadence، Siemens EDA (Mentor) که به طور فعال در این زمینه مشارکت دارد.

شکل زیر تصویری از طراحی بسته‌بندی پیشرفته ابزار Siemens EDA XPD را نشان می‌دهد. این طرح شامل طراحی TSV سه‌بعدی و TSV دو و نیم بعدی، Interposer، Substrate، FlipChip، Microbump، BGA و سایر عناصر است که به طور دقیق و جزئی در ابزار EDA منعکس شده‌اند. برای روش‌های طراحی دقیق بسته‌بندی پیشرفته، لطفاً به کتاب جدید "میکروسیستم‌های مبتنی بر فناوری SiP" که در آینده نزدیک منتشر خواهد شد، مراجعه کنید.

طراحی بسته‌بندی پیشرفته‌ی معمول (تصویر طراحی Siemens EDA XPD)

سلب مسئولیت: این مقاله از "SiP و فناوری بسته‌بندی پیشرفته" که از حمایت از حقوق مالکیت معنوی پشتیبانی می‌کند، کپی شده است. لطفاً منبع اصلی و نویسنده‌ی بازنشر را ذکر کنید. در صورت وجود هرگونه نقض، لطفاً برای حذف آن با ما تماس بگیرید.

شماره تلفن شرکت: +86-0755-83044319
فکس/فکس: +86-0755-83975897
ایمیل: 1615456225@qq.com
QQ: 3518641314 مدیر لی

QQ: 332496225 مدیر کیو

آدرس: اتاق ۸۰۹، ساختمان C، ساختمان فناوری ژانتائو، پلاک ۱۰۷۹ خیابان مینزی، منطقه جدید لونگهوا، شنژن