Existem razões históricas pelas quais uma tecnologia pode se tornar amplamente conhecida a partir de um campo profissional relativamente restrito, e isso também está intrinsecamente ligado à promoção por empresas renomadas. Foi a Apple que popularizou o SiP (System-in-Picture), e foi graças à TSMC (Telecraft and System Corporation) que a tecnologia de embalagens avançadas (Advanced Packaging) atraiu a atenção do público em geral. A Apple afirmou que seu iWatch utiliza a tecnologia SiP, e desde então ela se tornou amplamente conhecida; a TSMC, por sua vez, afirmou que, além da tecnologia avançada, também precisava investir em embalagens avançadas. Portanto, a indústria considera as embalagens avançadas tão importantes quanto a tecnologia avançada. Nos últimos anos, novas tecnologias de embalagens avançadas têm surgido, e novos termos têm aparecido um após o outro, o que pode gerar certa confusão. Atualmente, existem pelo menos dezenas de nomes relacionados a embalagens avançadas que podem ser listados. Por exemplo: WLP (Wafer Level Package), FIWLP (Fan-in Wafer Level Package), FOWLP (Fan-Out Wafer Level Package), eWLB (Embedded Wafer Level BallGrid Array), CSP (Chip Scale Package), WLCSP (Wafer Level Chip Scale Package), CoW (Chip on Wafer), WoW (Wafer on Wafer), FOPLP (Fan-Out Panel Level Package), InFO (Integrated Fan-Out), CoWoS (Chip-on-Wafer-on-Substrate), HBM (High-Bandwidth Memory), HMC (Hybrid MemoryCube), Wide-IO (Wide Input Output), EMIB (Embedded Multi-Die Interconect Bridge), Foveros, Co-EMIB, ODI (Omni-Directional Interconnect), 3D IC, SoIC, X-Cube... etc... essas são tecnologias avançadas de encapsulamento. Como distinguir e compreender essas fascinantes tecnologias avançadas de encapsulamento? Este artigo tem como objetivo transmitir isso aos leitores. Primeiramente, para facilitar a diferenciação, dividimos as embalagens avançadas em duas categorias:① Tecnologia avançada de embalagem baseada na extensão do plano XY, principalmente através de RDL para extensão e interconexão de sinais;② Tecnologia avançada de embalagem baseada na extensão do eixo Z, principalmente através de TSV para extensão e interconexão de sinais.  
   Com base na extensão do plano XY Tecnologia avançada de embalagem
 

O plano XY aqui se refere ao wafer ou ao plano XY do chip. A característica distintiva desse tipo de encapsulamento é a ausência de TSV (Through-Silicon Via - Via Transversal de Silício). A extensão do sinal é implementada principalmente através da camada RDL (Reverse Dieléctric Layer - Camada de Difusão Remota). Geralmente não há substrato. A fiação da RDL é fixada ao corpo de silício do chip ou em uma moldagem adicional. Como o produto final encapsulado não possui substrato, esses encapsulamentos são relativamente finos e atualmente são amplamente utilizados em smartphones.

1. AVES

FOWLP (Fan-out Wafer Level Package) é um tipo de WLP (Wafer Level Package), portanto, primeiro precisamos entender o que é a embalagem em nível de wafer WLP.

Antes do surgimento da tecnologia WLP, as etapas tradicionais do processo de encapsulamento eram realizadas principalmente após o corte e fatiamento do chip. O wafer era primeiro cortado e fatiado, e então encapsulado em diversos formatos.

A tecnologia WLP surgiu por volta de 2000. Existem dois tipos: Fan-in (fan-in) e Fan-out (fan-out). A embalagem em nível de wafer (WLP) difere da embalagem tradicional. No processo de embalagem, a maior parte do trabalho consiste em manipular o wafer, ou seja, a embalagem completa (Packaging) é realizada no wafer, e após a conclusão da embalagem, ele é cortado em fatias. Como é cortado em pedaços após a conclusão da embalagem, o tamanho do chip embalado é quase o mesmo do chip sem encapsulamento, por isso também é chamado de CSP (Chip Scale Package) ou WLCSP (Wafer Level Chip Scale Packaging). Esse tipo de embalagem está em conformidade com a tendência do mercado de produtos eletrônicos de consumo leves, pequenos, curtos e finos. A capacitância e a indutância parasitas são relativamente pequenas, e apresenta as vantagens de baixo custo e boa dissipação de calor.

Inicialmente, a tecnologia WLP adotava principalmente o tipo Fan-in, que pode ser chamado de Fan-in WLP ou FIWLP. É utilizada principalmente em chips com área reduzida e menor número de pinos.

As IC technology improves, the chip area shrinks, and the chip area cannot accommodate enough pins. Therefore, the Fan-Out WLP packaging form, also known as FOWLP, is derived, which makes full use of RDL for connections outside the chip area to obtain more pins.

In FOWLP, since RDL and Bump are to be led out to the periphery of the bare chip, the bare chip wafer needs to be diced and segmented first, and then the independent bare chips are reconfigured into the wafer process. Based on this, through batch processing and metallized wiring interconnection, the final package is formed. The FOWLP encapsulation process is shown in the figure below.

O FOWLP é suportado por muitas empresas, e cada empresa utiliza métodos de nomenclatura diferentes. A figura abaixo mostra o FOWLP fornecido pelas principais empresas.

Seja utilizando Fan-in ou Fan-out, a conexão entre a embalagem em nível de wafer (WLP) e a placa de circuito impresso (PCB) é feita por meio de flip chip. O lado ativo do chip fica voltado para baixo, em direção à placa de circuito impresso, o que permite o menor caminho elétrico possível, garantindo maior velocidade e menor interferência parasita. Além disso, o uso de embalagens em lote permite que todo o wafer seja embalado de uma só vez, e a redução de custos é outro fator importante para a adoção da tecnologia de embalagem em nível de wafer.  2. INFORMAÇÕESInFO (Integrated Fan-out) é uma tecnologia avançada de encapsulamento FOWLP desenvolvida pela TSMC em 2017. Trata-se de uma integração do processo FOWLP, podendo ser entendida como a integração de múltiplos processos Fan-Out de chips, enquanto o FOWLP se concentra no próprio processo de encapsulamento Fan-Out. O InFO oferece espaço para a integração de múltiplos chips e pode ser aplicado ao encapsulamento de chips de radiofrequência e sem fio, processadores e chips de banda base, processadores gráficos e chips de rede. A figura abaixo apresenta um diagrama comparativo entre FIWLP, FOWLP e InFO.

Nos primeiros anos, os processadores do iPhone da Apple foram produzidos pela Samsung, mas a TSMC assumiu encomendas para duas gerações de processadores para iPhone, começando com o Apple A11. Uma das chaves para isso é a nova tecnologia de encapsulamento da TSMC, a InFO, que permite que os chips sejam interconectados diretamente, reduzindo a espessura e liberando espaço valioso para baterias ou outros componentes.

A Apple começou a usar a tecnologia de encapsulamento InFO com o iPhone 7 e continuará a utilizá-la. O iPhone 8, o iPhone X e outras marcas de celulares também começarão a usar essa tecnologia no futuro. A parceria entre a Apple e a TSMC mudou o cenário de aplicação da tecnologia FOWLP e permitirá que o mercado a aceite e adote amplamente.  3. FOPLPA tecnologia de encapsulamento em nível de painel FOPLP (Fan-out Panel Level Package) baseia-se nos conceitos e na tecnologia FOWLP, mas utiliza um painel maior, permitindo a produção em massa de produtos encapsulados várias vezes maiores que chips de wafer de silício de 300 mm. A tecnologia FOPLP é uma extensão da tecnologia FOWLP. Ela realiza o processo Fan-Out em uma placa de suporte quadrada maior, daí o nome tecnologia de encapsulamento FOPLP. A placa de suporte do painel pode ser uma placa de circuito impresso (PCB) ou uma placa de vidro para painéis LCD. Atualmente, a FOPLP utiliza uma placa de suporte de PCB de 24 a 18 polegadas (610 a 457 mm), cuja área é cerca de quatro vezes maior que a de um wafer de silício de 300 mm. Portanto, pode ser considerada um processo único capaz de produzir em massa produtos de encapsulamento avançado com quatro vezes o tamanho de um wafer de silício de 300 mm. Assim como o processo FOWLP, a tecnologia FOPLP integra os processos de front-end e back-end do encapsulamento. Pode ser considerado um processo de embalagem único, o que reduz significativamente os custos de produção e de materiais. A imagem abaixo mostra a comparação entre FOWLP e FOPLP.

A tecnologia FOPLP utiliza a fabricação de PCBs para produzir RDLs (linhas de encapsulamento ressonantes). Sua largura e espaçamento entre linhas são atualmente superiores a 10 µm. Ela utiliza equipamentos SMT (montagem em superfície) para a montagem de chips e componentes passivos. Como a área do painel é muito maior que a área do wafer, é possível encapsular mais produtos simultaneamente. Comparada à tecnologia FOWLP, a FOPLP apresenta uma vantagem de custo significativa. Atualmente, grandes empresas de encapsulamento em todo o mundo, incluindo a Samsung Electronics e a ASE, estão investindo ativamente na tecnologia de processo FOPLP.  4. EMIBA tecnologia de encapsulamento avançado EMIB (Embedded Multi-Die Interconnect Bridge), uma ponte de interconexão multichip embutida, foi proposta e amplamente aplicada pela Intel. Diferentemente dos três encapsulamentos avançados descritos anteriormente, o EMIB é um encapsulamento baseado em substrato. Por não possuir TSV (Triple-Silicon Via), o EMIB também é classificado como uma tecnologia de encapsulamento avançado baseada na extensão do plano XY. O conceito do EMIB é similar ao encapsulamento 2.5D baseado em interposers de silício, que consiste em interconexões locais de alta densidade através de wafers de silício. Comparada ao encapsulamento tradicional de 2.5 polegadas, a tecnologia EMIB apresenta as vantagens de rendimento de encapsulamento normal, dispensa de processos adicionais e design simplificado devido à ausência de TSV. Os chips SoC tradicionais, CPU, GPU, controlador de memória e controlador de E/S, só podem ser fabricados utilizando um único processo. Com a tecnologia EMIB, a CPU e a GPU, que possuem altos requisitos de processo, podem utilizar o processo de 10 nm. A unidade de E/S e a unidade de comunicação podem utilizar o processo de 14 nm, e a parte de memória, o processo de 22 nm. Utilizando a tecnologia de encapsulamento avançado EMIB, três processos diferentes podem ser integrados em um único processador. A imagem abaixo é um diagrama esquemático do EMIB.    

Em comparação com interposers de silício, os wafers de silício EMIB são menores, mais flexíveis e mais econômicos. A tecnologia de encapsulamento EMIB permite a integração de CPUs, IO, GPUs e até mesmo FPGAs, IA e outros chips, conforme a necessidade. Ela possibilita a integração de chips de 10 nm, 14 nm, 22 nm e outros processos de fabricação em um único chip, atendendo às demandas de negócios flexíveis.

Através da EMIB, a plataforma KBL-G integra processadores Intel Core e GPUs AMD Radeon RX Vega M. Ela combina a poderosa capacidade de processamento dos processadores Intel com o excelente desempenho gráfico das GPUs AMD, proporcionando uma experiência de resfriamento excepcional. Este chip fez história e elevou a experiência do usuário a um novo patamar.

   Com base na extensão do eixo Z Tecnologia avançada de embalagem  

A tecnologia avançada de encapsulamento baseada na extensão do eixo Z utiliza principalmente TSV (Through-Silicon Via) para extensão e interconexão de sinais. O TSV pode ser dividido em TSV 2.5D e TSV 3D. Através da tecnologia TSV, múltiplos chips podem ser empilhados verticalmente e interconectados.

Na tecnologia 3D TSV, os chips ficam muito próximos uns dos outros, reduzindo o atraso. Além disso, o comprimento reduzido das interconexões diminui os efeitos parasitas, permitindo que o dispositivo opere em frequências mais altas, o que se traduz em melhorias de desempenho e redução de custos. A tecnologia TSV é fundamental para a embalagem tridimensional. Instituições de pesquisa, incluindo fabricantes de semicondutores integrados, fundições de circuitos integrados, fundições de embalagens, desenvolvedores de tecnologias emergentes, universidades, institutos de pesquisa e alianças tecnológicas, têm conduzido diversas pesquisas e desenvolvimentos em processos TSV. É importante ressaltar que, embora a tecnologia avançada de embalagem baseada na extensão do eixo Z realize principalmente a extensão e interconexão de sinais por meio de TSV, a interconexão local por meio de RDL (Remote Device Line) também é indispensável. Por exemplo, se os TSVs dos chips superior e inferior não puderem ser alinhados, será necessária a interconexão local por meio de RDL.    5. CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) é uma tecnologia de encapsulamento 2.5D lançada pela TSMC. O CoWoS encapsula o chip em uma placa adaptadora de silício (interposer), utiliza fiação de alta densidade na placa adaptadora de silício para interconexão e, em seguida, instala-o no substrato de encapsulamento, conforme mostrado na figura abaixo.

O CoWoS e o InFO, mencionado anteriormente, são ambos da TSMC. O CoWoS possui um interposer de silício, enquanto o InFO não. O CoWoS é voltado para o mercado de alto desempenho, com um número relativamente grande de conexões e um tamanho de encapsulamento considerável. O InFO, por sua vez, é voltado para o mercado de baixo custo, com um tamanho de encapsulamento e um número reduzido de conexões.

A TSMC iniciou a produção em massa de CoWoS em 2012. Através dessa tecnologia, múltiplos chips são encapsulados e interconectados por meio de um interconector de silício de alta densidade, alcançando os efeitos de tamanho reduzido do encapsulamento, alto desempenho, baixo consumo de energia e menor número de pinos.

A tecnologia CoWoS é amplamente utilizada. O GP100 da Nvidia e o chip TPU2.0 do Google, por trás do AlphaGo que derrotou Ke Jie, utilizam a tecnologia CoWoS. A inteligência artificial (IA) também conta com contribuições da CoWoS. Atualmente, a CoWoS recebe apoio de fabricantes de chips de ponta, como NVIDIA, AMD, Google, Xilinx e Huawei HiSilicon.

6. HBMHBM (Memória de Alta Largura de Banda) é uma memória de alta largura de banda, voltada principalmente para o mercado de placas gráficas de alto desempenho. A HBM utiliza as tecnologias 3D TSV e 2.5D TSV para empilhar múltiplos chips de memória através de TSVs 3D, e utiliza a tecnologia 2.5D TSV para interconectar os chips de memória empilhados e as GPUs na placa de expansão. A figura abaixo mostra um diagrama esquemático da tecnologia HBM.

Atualmente, a HBM possui três versões: HBM, HBM2 e HBM2E, com larguras de banda de 128 GBps/Stack, 256 GBps/Stack e 307 GBps/Stack, respectivamente. A versão mais recente, HBM3, ainda está em desenvolvimento. O padrão HBM é promovido pela AMD, NVIDIA e Hynix. A AMD foi a primeira a utilizar o padrão HBM em sua placa de vídeo topo de linha, com uma largura de banda de memória de até 512 GBps. A NVIDIA seguiu o exemplo e utilizou o padrão HBM para atingir uma largura de banda de memória de 1 TBps. Comparada à DDR5, a HBM apresenta um desempenho mais de três vezes superior, com uma redução de 50% no consumo de energia.  7. HMCO HMC (Hybrid Memory Cube) é um cubo de armazenamento híbrido, cujo padrão é promovido principalmente pela Micron, e seu mercado-alvo são os servidores de alto desempenho, especialmente para arquiteturas multiprocessador. O HMC utiliza chips DRAM empilhados para alcançar maior largura de banda de memória. Além disso, o HMC integra o controlador de memória ao pacote da pilha de DRAM por meio da tecnologia de integração 3D TSV. A figura abaixo mostra um diagrama esquemático da tecnologia HMC.

Comparando HBM e HMC, podemos observar que são muito semelhantes. Ambos os chips de DRAM são empilhados e interconectados por meio de TSV 3D, e possuem chips de controle lógico abaixo. A diferença entre os dois reside no fato de que a HBM é interconectada por meio de um interposer e da GPU, enquanto a HMC é instalada diretamente no substrato, sem interposer e sem TSV 2.5D no meio. Na pilha HMC, o diâmetro do TSV 3D é de cerca de 5 a 6 µm, e seu número ultrapassa 2000. Os chips de DRAM geralmente têm uma espessura de 50 µm e são conectados por meio de microbumps de 20 µm. No passado, os controladores de memória eram integrados ao processador, o que tornava o projeto do controlador de memória muito complexo em servidores de alto desempenho que necessitavam de um grande número de módulos de memória. Agora, com a integração do controlador de memória ao módulo, seu projeto foi bastante simplificado. Além disso, o HMC utiliza uma interface serial de alta velocidade (SerDes) para implementar uma interface de alta velocidade, adequada para situações em que o processador e a memória estão distantes uns dos outros.  8. Entrada/Saída AmplaA tecnologia Wide-IO (Wide Input Output), de entrada e saída de banda larga, é promovida principalmente pela Samsung e já atingiu a segunda geração. Ela permite uma largura de interface de memória de até 512 bits e uma frequência operacional de até 1 GHz. A largura de banda total da memória pode chegar a 68 GB/s, o dobro da largura de banda da interface DDR4 (34 GB/s). A tecnologia Wide-IO é implementada empilhando o chip de memória sobre o chip lógico. O chip de memória é conectado ao chip lógico e ao substrato por meio de TSV 3D, conforme ilustrado na figura abaixo.

A tecnologia Wide-IO possui as vantagens da arquitetura TSV (Teleglass Vector System) com empilhamento vertical, o que permite criar memórias móveis com características de velocidade, capacidade e consumo de energia que atendem às necessidades de dispositivos móveis como smartphones, tablets e consoles de jogos portáteis. Seu principal mercado-alvo são os dispositivos móveis que exigem baixo consumo de energia.  9. FoverosAlém da tecnologia de encapsulamento avançado EMIB, apresentada anteriormente, a Intel também lançou a tecnologia Foveros, uma tecnologia ativa integrada a placas de vídeo. Na apresentação da tecnologia da Intel, Foveros é chamada de "3D Face to Face Chip Stack for heterogeneous integration" (Empilhamento de Chips 3D Face a Face para Integração Heterogênea), uma pilha de chips integrada heterogênea tridimensional face a face. A diferença entre EMIB e Foveros reside no fato de que a primeira utiliza uma tecnologia de encapsulamento 2D, enquanto a segunda utiliza uma tecnologia de empilhamento 3D. Comparada ao método de encapsulamento 2D EMIB, a Foveros é mais adequada para produtos de tamanho reduzido ou com requisitos de largura de banda de memória mais elevados. Na verdade, não há muita diferença entre EMIB e Foveros em termos de desempenho e funções dos chips. Ambas integram chips com especificações e funções diferentes para desempenhar papéis distintos. No entanto, em termos de tamanho e consumo de energia, as vantagens do empilhamento 3D da Foveros se revelam. O consumo de energia de cada bit de dados transmitido pela Foveros é muito baixo. A tecnologia Foveros lida com a redução do espaçamento entre os bumps, o aumento da densidade e a tecnologia de empilhamento de chips. A figura abaixo mostra o diagrama esquemático da tecnologia de embalagem 3D da Foveros.

O LakeField, o primeiro chip para placa-mãe com tecnologia Foveros 3D, integra um processador Ice Lake de 10 nm e um núcleo de 22 nm. Ele possui todas as funções de um PC, mas tem o tamanho de apenas alguns centavos. Embora o Foveros seja uma tecnologia de empacotamento 3D mais avançada, ele não substitui o EMIB. A Intel combinará as duas tecnologias em futuras fabricações.  10．Co-EMIB（Foveros + EMIB）Co-EMIB é uma combinação de EMIB e Foveros. O EMIB é o principal responsável pelas conexões horizontais, permitindo que chips com núcleos diferentes sejam unidos como peças de um quebra-cabeça. O Foveros é empilhado verticalmente, como a construção de um arranha-céu. Cada andar pode ter um design completamente diferente. Por exemplo, o primeiro andar pode ser uma academia, o segundo andar um prédio de escritórios e o terceiro andar um apartamento. A tecnologia de encapsulamento que combina EMIB e Foveros é chamada de Co-EMIB, um método de fabricação de chips mais flexível que permite que os chips continuem sendo unidos horizontalmente mesmo empilhados. Portanto, essa tecnologia pode unir vários chips 3D Foveros por meio do EMIB para criar um sistema de chip maior. A imagem abaixo é um diagrama esquemático da tecnologia Co-EMIB.

A tecnologia de encapsulamento Co-EMIB pode proporcionar desempenho comparável ao de um único chip. A chave para alcançar essa tecnologia é a interconexão omnidirecional ODI (Omni-Directional Interconnect). A ODI possui dois tipos diferentes. Além das conexões do tipo elevador, que conectam diferentes camadas, existem também as conexões de passagem, que conectam diferentes estruturas tridimensionais, bem como os mezaninos entre as camadas, permitindo que diferentes combinações de chips tenham extrema flexibilidade. A tecnologia de encapsulamento ODI permite que os chips alcancem interconexões tanto horizontais quanto verticais.

A tecnologia Co-EMIB utiliza um novo método de encapsulamento 3D + 2D para mudar a forma como o design de chips é concebido, passando do modelo tradicional de quebra-cabeça plano para o empilhamento de blocos. Portanto, além de possibilitar novas arquiteturas de computação revolucionárias, como a computação quântica, a Co-EMIB pode ser considerada a melhor prática para manter e dar continuidade à arquitetura e ao ecossistema de computação existentes.

11. SoIC

SoIC, também conhecido como TSMC-SoIC, é uma nova tecnologia proposta pela TSMC – System-on-Integrated-Chips (Sistema em Chip Integrado). Espera-se que a tecnologia SoIC da TSMC entre em produção em massa em 2021. Mas o que exatamente é SoIC? O chamado SoIC é uma tecnologia inovadora de empilhamento de múltiplos chips que pode integrar processos em nível de wafer com dimensões abaixo de 10 nanômetros. A característica mais marcante dessa tecnologia é a estrutura de ligação sem protuberâncias (no-bump bonding), que resulta em maior densidade de integração e melhor desempenho operacional. O SoIC inclui duas formas técnicas: CoW (Chip-on-wafer) e WoW (Wafer-on-wafer). De acordo com a descrição da TSMC, o SoIC é uma tecnologia de ligação direta (Bonding) de wafer a wafer (WoW) ou chip a wafer (CoW), que pertence à tecnologia Front-End 3D (FE 3D), enquanto as tecnologias InFO e CoWoS mencionadas anteriormente pertencem à tecnologia Back-End 3D (BE 3D). A TSMC e a Siemens EDA (Mentor) cooperam na tecnologia SoIC e lançam ferramentas relacionadas de projeto e verificação. A figura abaixo compara a integração de circuitos integrados 3D com a integração de SoIC.

Especificamente, os processos de fabricação de SoIC e 3D IC são, em certa medida, semelhantes. A chave do SoIC é alcançar uma estrutura de junção sem protuberâncias (bumps), e sua densidade de TSV (Triple-Silicon Via) também é maior do que a de 3D ICs tradicionais. A interconexão entre chips multicamadas é realizada diretamente por meio de TSVs extremamente pequenos. Como mostrado na figura acima, há uma comparação da densidade de TSV e do tamanho das protuberâncias em 3D ICs e SoICs. Pode-se observar que a densidade de TSV do SoIC é muito maior do que a de 3D ICs. Ao mesmo tempo, a interconexão entre seus chips também utiliza a tecnologia de ligação direta sem protuberâncias. O espaçamento entre os chips é menor e a densidade de integração é maior. Portanto, seus produtos também apresentam maior densidade funcional do que os 3D ICs tradicionais.  12. Cubo XX-Cube (eXtended-Cube) é uma tecnologia de integração 3D anunciada pela Samsung que permite acomodar mais memória em um espaço menor e reduzir a distância de sinal entre as unidades. O X-Cube é utilizado em processos que exigem alto desempenho e largura de banda, como 5G, inteligência artificial e dispositivos e aplicações móveis ou vestíveis que demandam alta capacidade de processamento. O X-Cube utiliza a tecnologia TSV para empilhar SRAM sobre células lógicas, o que permite acomodar mais memória em um espaço menor. Como demonstrado na demonstração da tecnologia X-Cube, diferentemente da embalagem paralela 2D de múltiplos chips, a embalagem 3D do X-Cube permite que vários chips sejam empilhados e encapsulados, tornando a estrutura final do chip mais compacta. A tecnologia TSV é utilizada para conectar os chips, o que reduz o consumo de energia e aumenta a taxa de transmissão. Essa tecnologia será utilizada em áreas de ponta como 5G, IA, RA, HPC, chips para dispositivos móveis e RV.

X-Cube technology significantly shortens the signal transmission distance between chips, increases data transmission speed, reduces power consumption, and can also customize memory bandwidth and density according to customer needs. At present, X-Cube technology can already support 7nm and 5nm processes. Samsung will continue to cooperate with global semiconductor companies to deploy this technology in a new generation of high-performance chips.  
    Resumir  Tecnologia avançada de embalagemNeste artigo, descrevemos 12 das tecnologias de embalagem avançadas mais utilizadas atualmente. A tabela a seguir apresenta uma comparação horizontal dessas tecnologias.

A partir da comparação, podemos observar que o surgimento e o rápido desenvolvimento da embalagem avançada ocorreram principalmente nos últimos 10 anos. Sua tecnologia de integração abrange principalmente 2D, 2.5D, 3D, 3D+2D e 3D+2.5D. A densidade funcional também inclui níveis baixo, médio, alto e extremamente alto. Os campos de aplicação incluem 5G, IA, dispositivos vestíveis, dispositivos móveis, servidores de alto desempenho, computação de alto desempenho, placas gráficas de alto desempenho e outros. Os principais fabricantes que utilizam essa tecnologia incluem fabricantes de chips renomados, como TSMC, Intel e Samsung, o que também reflete a tendência de integração da embalagem avançada com a fabricação de chips.

Finalmente, vamos resumir: o objetivo das embalagens avançadas é:

Aumentar a densidade funcional, reduzir o comprimento das interconexões, melhorar o desempenho do sistema e diminuir o consumo geral de energia.

A embalagem avançada também impõe novos requisitos às ferramentas EDA. Essas ferramentas precisam suportar projetos FIWLP, FOWLP, 2.5DTSV e 3D TSV, bem como projetos com múltiplos substratos. Como o interposer de silício e o substrato de embalagem (substrato) são frequentemente integrados em um mesmo produto, as principais empresas de EDA lançaram novas ferramentas para dar suporte ao projeto e à verificação de embalagens avançadas, incluindo Synopsys, Cadence e Siemens EDA (Mentor), que estão ativamente envolvidas nesse processo.

A figura abaixo mostra uma captura de tela do projeto de encapsulamento avançado da ferramenta Siemens EDA XPD. O projeto inclui TSV 3D e TSV 2.5D, interposer, substrato, flip-chip, microbump, BGA e outros elementos, detalhados e representados com precisão na ferramenta EDA. Para obter informações detalhadas sobre os métodos de projeto de encapsulamento avançado, consulte o novo livro "Microsystems Based on SiP Technology", que será publicado em breve.

Projeto típico de embalagem avançada (captura de tela do projeto Siemens EDA XPD)

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