ישנן סיבות היסטוריות לכך שטכנולוגיה יכולה להפוך למפורסמת בתחום מקצועי צר יחסית, והיא גם בלתי נפרדת מקידום של חברות ידועות. אפל היא זו שהביאה את SiP לציבור, ובזכות TSMC אריזות מתקדמות יכולות למשוך תשומת לב ציבורית רחבה. אפל אמרה כי ה-iWatch שלה משתמש בטכנולוגיית SiP, ו-SiP ידועה מאוד מאז; TSMC אמרה שבנוסף לטכנולוגיה מתקדמת, היא צריכה לעסוק גם באריזה מתקדמת. לכן, אריזות מתקדמות הוזכרות על ידי התעשייה כחשובות לא פחות מטכנולוגיה מתקדמת. בשנים האחרונות, טכנולוגיות אריזה מתקדמות המשיכו לצוץ, ומונחים חדשים צצו בזה אחר זה, דבר מבלבל במקצת. נכון לעכשיו, ישנם לפחות עשרות שמות הקשורים לאריזות מתקדמות שניתן למנות. לדוגמה: WLP (Wafer Level Package), FIWLP (Fan-in Wafer Level Package), FOWLP (Fan-Out Wafer Level Package), eWLB (embedded Wafer Level BallGrid Array), CSP (Chip Scale Package), WLCSP (Wafer Level Chip Scale Package), CoW (Chip on Wafer), WoW (Wafer on Wafer), FOPLP (Fan-Out Panel Level Package), InFO (Integrated Fan-Out), CoWoS (Chip-on-Wafer-on-Substrate), HBM (High-Bandwidth Memory), HMC (Hybrid MemoryCube), Wide-IO (Wide Input Out), EMIB (Embedded Multi-Die Interconnect Bridge), Foveros, Co-EMIB, ODI (Omni-Directional Interconnect), 3D IC, SoIC, X-Cube...וכו'... אלו הן טכנולוגיות אריזה מתקדמות. כיצד להבחין ולהבין את טכנולוגיות האריזה המתקדמות והמדהימות הללו? זה מה שמאמר זה רוצה לספר לקוראים. ראשית, לשם נוחות ההבחנה, אנו מחלקים אריזות מתקדמות לשתי קטגוריות:① טכנולוגיית אריזה מתקדמת המבוססת על הארכת מישור XY, בעיקר באמצעות RDL להרחבת אותות וחיבוריות;② טכנולוגיית אריזה מתקדמת המבוססת על הארכת ציר Z, בעיקר באמצעות TSV להרחבת אותות וחיבוריות.  
   מבוסס על הארכת מישור XY טכנולוגיית אריזה מתקדמת
 

מישור ה-XY כאן מתייחס לפלח הסיביות או למישור ה-XY של השבב. המאפיין הייחודי של סוג זה של מארז הוא שאין TSV דרך חור הסיליקון. אמצעי או טכנולוגיית הרחבת האות מיושם בעיקר דרך שכבת ה-RDL. בדרך כלל אין מצע. חיווט ה-RDL מחובר לגוף הסיליקון של השבב או על גבי יציקה נוספת. מכיוון שלמוצר הארוז הסופי אין מצע, מארזים כאלה הם דקות יחסית ונמצאים כיום בשימוש נרחב בסמארטפונים.

1. FOWLP

FOWLP (Fan-out Wafer Level Package) הוא סוג של WLP (Wafer Level Package), לכן עלינו להבין תחילה את אריזת WLP ברמת הוופלים.

לפני הופעתה של טכנולוגיית WLP, שלבי תהליך האריזה המסורתיים בוצעו בעיקר לאחר חיתוך וחיתוך התבנית. תחילה נחתכה ונחתכה לקוביות, ולאחר מכן נארזה בצורות שונות.

WLP יצא בסביבות שנת 2000. ישנם שני סוגים: Fan-in (fan-in) ו-Fan-out (fan-out). אריזת WLP ברמת פרוסת ...

בהתחלה, WLP אימץ בעיקר את סוג Fan-in, אשר ניתן לכנותו Fan-in WLP או FIWLP. הוא משמש בעיקר בשבבים בעלי שטח קטן יותר ופחות פינים.

ככל שטכנולוגיית ה-IC משתפרת, שטח השבב מצטמצם, ושטח השבב אינו יכול להכיל מספיק פינים. לכן, נגזרת צורת האריזה Fan-Out WLP, המכונה גם FOWLP, אשר עושה שימוש מלא ב-RDL עבור חיבורים מחוץ לאזור השבב כדי להשיג יותר פינים.

ב-FOWLP, מכיוון ש-RDL ו-Bump אמורים להיות מובלים החוצה לפריפריה של השבב החשוף, יש לחתוך ולחלק תחילה את פרוסת ה-Waple של השבב החשוף, ולאחר מכן להגדיר מחדש את השבבים החשופים העצמאיים לתהליך ה-Waple. בהתבסס על כך, באמצעות עיבוד אצווה וחיבור חיווט מתכתי, נוצרת החבילה הסופית. תהליך אנקפסולציית FOWLP מוצג באיור למטה.

FOWLP נתמך על ידי חברות רבות, ולחברות שונות יש שיטות מתן שמות שונות. האיור שלהלן מציג את ה-FOWLP המסופק על ידי חברות גדולות.

בין אם משתמשים ב-Fan-in או Fan-out, החיבור בין אריזת פרוסת ה-WLP ברמת ה-PCB הוא בצורת שבב היפוך (flip chip). הצד הפעיל של השבב פונה כלפי מטה לכיוון לוח המעגלים המודפסים, מה שיכול להשיג את המסלול החשמלי הקצר ביותר, מה שמבטיח גם מהירות גבוהה יותר ופחות השפעות טפיליות. מצד שני, הודות לשימוש באריזת אצווה, ניתן לארוז את כל הפרוסת ה-Waff בבת אחת, והפחתת עלויות היא כוח מניע נוסף לאריזת פרוסת ה-Waff.  2. מידעInFO (Integrated Fan-out) היא טכנולוגיית אריזה מתקדמת של FOWLP שפותחה על ידי TSMC בשנת 2017. זוהי שילוב של תהליך FOWLP וניתן להבין אותה כשילוב של תהליכי Fan-Out מרובים של שבבים, בעוד ש-FOWLP מתמקד בתהליך האריזה של Fan-Out עצמו. InFO מאפשר שילוב של שבבים מרובים וניתן ליישם אותו על אריזה של שבבי תדר רדיו ואלחוט, אריזה של שבבי מעבדים ופס בסיס, מעבדי גרפיקה ושבבי רשת. האיור שלהלן הוא דיאגרמת השוואה של FIWLP, FOWLP ו-InFO.

מעבדי האייפון של אפל יוצרו על ידי סמסונג בשנים הראשונות, אך TSMC קיבלה הזמנות לשני דורות של מעבדי אייפון, החל מדגם Apple A11. אחד המפתחות הוא טכנולוגיית האריזה החדשה של TSMC, InFO, המאפשרת חיבור ישיר של שבבים, מה שמפחית את העובי ומפנה מקום יקר לסוללות או לחלקים אחרים.

אפל החלה להשתמש באריזת InFO עם האייפון 7 ותמשיך להשתמש בה. אייפון 8, אייפון X ומותגי טלפונים ניידים אחרים יתחילו גם הם להשתמש בטכנולוגיה זו בעתיד. איחוד אפל ו-TSMC שינה את סטטוס היישום של טכנולוגיית FOWLP ויאפשר לשוק לקבל וליישם בהדרגה את טכנולוגיית האריזות של FOWLP (InFO).  3.FOPLPאריזת פאנל ברמת הפאנל FOPLP (Fan-out Panel Level Package) מבוססת על הרעיונות והטכנולוגיה של FOWLP, אך משתמשת בפאנל גדול יותר, כך שניתן לייצר מוצרים ארוזים בגודל פי כמה משבבי פרוסות סיליקון בגודל 300 מ"מ. טכנולוגיית FOPLP היא הרחבה של טכנולוגיית FOWLP. היא מבצעת את תהליך Fan-Out על לוח נשא מרובע גדול יותר, ולכן היא נקראת טכנולוגיית אריזת FOPLP. לוח נשא הפאנל יכול להיות לוח נשא PCB או לוח נשא זכוכית עבור פאני LCD. נכון לעכשיו, FOPLP משתמש בלוח נשא PCB בגודל 24-18 אינץ' (610-457 מ"מ), ששטחו גדול פי 4 מגודל פרוסות סיליקון בגודל 300 מ"מ. לכן, ניתן להתייחס אליו בפשטות כתהליך יחיד שיכול לייצר מוצרי אריזה מתקדמים בגודל פי 4 מגודל פרוסות סיליקון בגודל 300 מ"מ. בדומה לתהליך FOWLP, טכנולוגיית FOPLP יכולה לשלב את תהליכי החזית והגב של האריזה. ניתן להתייחס אליו כתהליך אריזה חד פעמי, כך שהוא יכול להפחית משמעותית את עלויות הייצור והחומר. התמונה למטה מציגה את ההשוואה בין FOWLP ל-FOPLP.

FOPLP משתמש בטכנולוגיית ייצור PCB כדי לייצר RDL. רוחב השורות וריווח השורות שלה גדולים כיום מ-10 מיקרון. היא משתמשת בציוד SMT כדי להרכיב שבבים ורכיבים פסיביים. מכיוון ששטח הפאנל שלה גדול בהרבה משטח הפרוסות, ניתן לארוז יותר מוצרים בו זמנית. בהשוואה ל-FOWLP, ל-FOPLP יש יתרון עלויות גדול יותר. כיום, חברות אריזה גדולות ברחבי העולם, כולל Samsung Electronics ו-ASE, משקיעות באופן פעיל בטכנולוגיית תהליך FOPLP.  4.EMIBטכנולוגיית אריזה מתקדמת של גשר חיבור מרוב שבבים משובץ EMIB (Embedded Multi-Die Interconnect Bridge), שהוצעה ויושמה באופן פעיל על ידי אינטל. בשונה משלושת המארזים המתקדמות שתוארו קודם לכן, EMIB היא מארז מבוסס מצע. מכיוון של-EMIB אין TSV, היא מסווגת גם כטכנולוגיית אריזה מתקדמת המבוססת על הרחבת מישור XY. קונספט ה-EMIB דומה לאריזה 2.5D המבוססת על חוצצים מסיליקון, שהיא חיבור מקומי בצפיפות גבוהה באמצעות פרוסות סיליקון. בהשוואה לאריזה מסורתית בגודל 2.5 אינץ', לטכנולוגיית EMIB יש יתרונות של תפוקת אריזה רגילה, ללא צורך בתהליכים נוספים ועיצוב פשוט מכיוון שאין TSV. שבבי SoC מסורתיים, מעבד, GPU, בקר זיכרון ובקר IO ניתנים לייצור רק באמצעות תהליך אחד. באמצעות טכנולוגיית EMIB, למעבד ול-GPU דרישות תהליך גבוהות ויכולים להשתמש בתהליך 10 ננומטר. יחידת IO ויחידת תקשורת יכולים להשתמש בתהליך 14 ננומטר, וחלק הזיכרון יכול להשתמש בתהליך 22 ננומטר. באמצעות טכנולוגיית אריזה מתקדמת EMIB, ניתן לשלב שלושה תהליכים שונים במעבד אחד. התמונה למטה היא תרשים סכמטי של EMIB.    

בהשוואה לחוצות סיליקון, פרוסות סיליקון EMIB קטנות יותר, גמישות יותר וחסכוניות יותר. טכנולוגיית האריזה של EMIB יכולה לארוז יחד שבבים של מעבדים, קלט/פלט, כרטיסי מסך ואפילו FPGA, בינה מלאכותית ושבבים אחרים לפי הצורך. היא יכולה לארוז שבבים של 10 ננומטר, 14 ננומטר, 22 ננומטר ותהליכים שונים אחרים יחד לתוך שבב יחיד כדי לענות על הצרכים של עסקים גמישים.

באמצעות EMIB, פלטפורמת KBL-G משלבת מעבדי Intel Core ומעבדי GPU של AMD Radeon RX Vega M. היא משלבת את יכולות המחשוב העוצמתיות של מעבדי Intel עם יכולות הגרפיקה המצוינות של מעבדי GPU של AMD, ומציעה חוויית קירור מעולה. שבב זה עשה היסטוריה והביא את חוויית המוצר לרמה חדשה.

   מבוסס על הארכת ציר Z טכנולוגיית אריזה מתקדמת  

טכנולוגיית אריזה מתקדמת המבוססת על הארכת ציר Z משתמשת בעיקר ב-TSV להארכת אותות ולחיבורם. ניתן לחלק את TSV ל-TSV 2.5D ו-TSV 3D. באמצעות טכנולוגיית TSV ניתן לערום ולחבר אנכית מספר שבבים.

בטכנולוגיית TSV תלת-ממדית, השבבים קרובים מאוד זה לזה, כך שיהיה פחות עיכוב. בנוסף, אורך החיבור המקוצר יכול להפחית את ההשפעות הטפיליות הנלוות, ולאפשר למכשיר לפעול בתדרים גבוהים יותר, מה שמתורגם לשיפורי ביצועים והפחתות גדולות יותר בעלויות. טכנולוגיית TSV היא טכנולוגיה מרכזית לאריזה תלת-ממדית. מוסדות מחקר, כולל יצרני משולבים של מוליכים למחצה, בתי יציקה לייצור מעגלים משולבים, בתי יציקה לאריזה, מפתחי טכנולוגיות מתפתחות, אוניברסיטאות ומכוני מחקר ובריתות טכנולוגיות, ביצעו מחקר ופיתוח שונים על תהליכי TSV. בנוסף, על הקוראים לציין שלמרות שטכנולוגיית אריזה מתקדמת המבוססת על הארכת ציר Z מבצעת בעיקר הארכת אות וחיבור חיבור דרך TSV, גם RDL הוא הכרחי. לדוגמה, אם לא ניתן ליישר את ה-TSV ​​של השבבים העליונים והתחתונים, נדרש חיבור חיבור מקומי דרך RDL.    5. CoWoS
CoWoS (שבב על פרוסה על גבי מצע) היא טכנולוגיית אריזה 2.5D שהושקה על ידי TSMC. CoWoS אורזת את השבב על גבי לוח מתאם סיליקון (interposer), משתמשת בחיווט בצפיפות גבוהה על לוח מתאם הסיליקון לצורך חיבור, ולאחר מכן מתקינה אותו על מצע האריזה, כפי שמוצג באיור למטה.

CoWoS ו-InFO שהוזכר קודם לכן הם שניהם של TSMC. ל-CoWoS יש אינטרפוזר סיליקון, אבל ל-InFO אין. CoWoS מכוון לשוק היוקרתי, עם מספר גדול יחסית של חיבורים וגודל מארז. InFO מכוון לשוק החסכוני, עם גודל מארז קטן יותר ומספר קטן יותר של חיבורים.

TSMC החלה בייצור המוני של CoWoS בשנת 2012. באמצעות טכנולוגיה זו, שבבים מרובים נארזים יחד ומחוברים זה לזה באמצעות חוצה סיליקון בצפיפות גבוהה, ומשיגים את ההשפעות של גודל חבילה קטן, ביצועים גבוהים, צריכת חשמל נמוכה ופחות פינים.

טכנולוגיית CoWoS נמצאת בשימוש נרחב. שבב ה-GP100 של Nvidia ושבב ה-TPU2.0 של גוגל, שמאחורי AlphaGo, שניצח את Ke Jie, כולם משתמשים בטכנולוגיית CoWoS. גם לבינה מלאכותית (AI) יש תרומה ל-CoWoS. נכון לעכשיו, CoWoS מקבלת תמיכה מיצרני שבבים מתקדמים כמו NVIDIA, AMD, Google, XilinX ו-Huawei HiSilicon.

6.HBMHBM (זיכרון רוחב פס גבוה) זיכרון רוחב פס גבוה, המיועד בעיקר לשוק כרטיסי המסך המתקדמים. HBM משתמש בטכנולוגיית TSV תלת-ממדית ו-TSV 2.5D כדי לחבר יחד שבבי זיכרון מרובים באמצעות TSV תלת-ממדית, ומשתמש בטכנולוגיית TSV 2.5D כדי לחבר בין שבבי זיכרון ומעבדים גרפיים מוערמים על גבי לוח המטען. האיור שלהלן מציג תרשים סכמטי של טכנולוגיית HBM.

ל-HBM יש כיום שלוש גרסאות, דהיינו HBM, HBM2 ו-HBM2E, עם רוחב פס של 128 גיגה-ביט לשנייה/סטאק, 256 גיגה-ביט לשנייה/סטאק ו-307 גיגה-ביט לשנייה/סטאק בהתאמה. ה-HBM3 האחרון עדיין נמצא בפיתוח. תקן HBM מקודם על ידי AMD, NVIDIA ו-Hynix. AMD הייתה הראשונה להשתמש בתקן HBM בכרטיס המסך המוביל שלה, עם רוחב פס זיכרון של עד 512 גיגה-ביט לשנייה. NVIDIA הלכה בעקבותיה והשתמשה בתקן HBM כדי להשיג רוחב פס זיכרון של 1 טרה-בייט לשנייה. בהשוואה ל-DDR5, ביצועי HBM משופרים פי 3 ביותר, אך צריכת החשמל מופחתת ב-50%.  7. HMCקוביית אחסון היברידית היא HMC (Hybrid Memory Cube), הסטנדרט שלה מקודם בעיקר על ידי Micron, ושוק היעד שלה הוא שוק השרתים המתקדמים, במיוחד עבור ארכיטקטורת מעבדים מרובת-מעבדים. HMC משתמשת בשבבי DRAM מוערמים כדי להשיג רוחב פס זיכרון גדול יותר. בנוסף, HMC משלבת את בקר הזיכרון בחבילת מחסנית ה-DRAM באמצעות טכנולוגיית אינטגרציה תלת-ממדית של TSV. האיור שלהלן מציג תרשים סכמטי של טכנולוגיית HMC.

בהשוואה בין HBM ל-HMC, ניתן לראות שהם דומים מאוד. שני שבבי ה-DRAM מחוברים ומחוברים זה לזה באמצעות TSV תלת-ממדי, וישנם שבבי בקרה לוגית מתחת. ההבדל בין השניים הוא: HBM מחובר דרך Interposer ו-GPU, בעוד ש-HMC מותקן ישירות על גבי Substrate, ללא Interposer ו-TSV 2.5D באמצע. במחסנית HMC, קוטר ה-TSV ​​התלת-ממדי הוא כ-5~6 מיקרון, והמספר עולה על 2000+. שבבי DRAM בדרך כלל מדוללים ל-50 מיקרון, והשבבים מחוברים דרך MicroBump של 20 מיקרון. בעבר, בקרי זיכרון היו מובנים בתוך המעבד, כך שבשרתים מתקדמים, כאשר נדרש שימוש במספר רב של מודולי זיכרון, תכנון בקר הזיכרון מורכב מאוד. כעת, משבקר הזיכרון משולב במודול הזיכרון, תכנון בקר הזיכרון פשוט מאוד. בנוסף, HMC משתמש בממשק טורי במהירות גבוהה (SerDes) כדי ליישם ממשק במהירות גבוהה, המתאים למצבים בהם המעבד והזיכרון רחוקים זה מזה.  8. Wide-IOטכנולוגיית קלט ופלט רחב פס Wide-IO (Wide Input Output) מקודמת בעיקר על ידי סמסונג. היא הגיעה כעת לדור השני. היא יכולה להשיג רוחב ממשק זיכרון של עד 512 סיביות. תדר הפעולה של ממשק הזיכרון יכול להגיע עד 1GHz. רוחב הפס הכולל של הזיכרון יכול להגיע ל-68GBps, שהוא כפול מרוחב הפס של ממשק DDR4 (34GBps). Wide-IO מיושם על ידי הצבת שבב הזיכרון על גבי שבב הלוגיקה. שבב הזיכרון מחובר לשבב הלוגיקה ולמצע באמצעות TSV תלת-ממדי, כפי שמוצג באיור למטה.

ל-Wide-IO יש את יתרונות האריזות האנכיות של ארכיטקטורת TSV, המסייעת ליצור זיכרונות ניידים עם מאפייני מהירות, קיבולת והספק כדי לענות על הצרכים של מכשירים ניידים כגון סמארטפונים, טאבלטים וקונסולות משחקים ניידות. שוק היעד העיקרי שלו הוא מכשירים ניידים הדורשים צריכת חשמל נמוכה.  9. Foverosבנוסף לאריזה המתקדמת של EMIB שהוצגה קודם לכן, אינטל השיקה גם את טכנולוגיית Foveros הפעילה המשולבת. בהצגת הטכנולוגיה של אינטל, Foveros נקראת 3D Face to Face Chip Stack עבור אינטגרציה הטרוגנית, ערימת שבבים משולבת הטרוגנית תלת-ממדית פנים אל פנים. ההבדל בין EMIB ל-Foveros הוא שהראשונה היא טכנולוגיית אריזה דו-ממדית, בעוד שהשנייה היא טכנולוגיית אריזה בערימה תלת-ממדית. בהשוואה לשיטת האריזה הדו-ממדית של EMIB, Foveros מתאימה יותר למוצרים קטנים או למוצרים עם דרישות רוחב פס זיכרון גבוהות יותר. למעשה, אין הבדל גדול בין EMIB ל-Foveros מבחינת ביצועי השבב והפונקציות שלו. שניהם משלבים שבבים בעלי מפרטים ופונקציות שונים כדי למלא תפקידים שונים. עם זאת, מבחינת גודל וצריכת חשמל, מתגלים היתרונות של ערימה תלת-ממדית של Foveros. ההספק של כל סיבית נתונים המועברת על ידי Foveros נמוך מאוד. טכנולוגיית Foveros צריכה להתמודד עם צמצום מרווח Bump, הגדלת צפיפות וטכנולוגיית ערימה של שבבים. האיור שלהלן מציג דיאגרמה סכמטית של טכנולוגיית האריזה התלת-ממדית של Foveros.

LakeField, שבב לוח האם הראשון מסוג Foveros 3D stacked, משלב מעבד Ice Lake בתדר 10 ננומטר וליבה בתדר 22 ננומטר. יש לו פונקציות מחשב מלאות אך גודלו הוא רק כמה סנטים. למרות ש-Foveros היא טכנולוגיית אריזה תלת-ממדית מתקדמת יותר, היא אינה תחליף ל-EMIB. אינטל תשלב את השניים בייצור עתידי.  10.Co-EMIB (Foveros + EMIB)Co-EMIB הוא שילוב של EMIB ו-Foveros. EMIB אחראי בעיקר על חיבורים אופקיים, המאפשרים לחבר שבבים בעלי ליבות שונות יחד כמו פאזל. Foveros נערמים אנכית, בדיוק כמו בניית בניין רב קומות. כל קומה יכולה להיות בעלת עיצוב שונה לחלוטין. לדוגמה, הקומה הראשונה היא חדר כושר, הקומה השנייה היא בניין משרדים, והקומה השלישית היא דירה. טכנולוגיית האריזה המשלבת EMIB ו-Foveros נקראת Co-EMIB, שהיא שיטת ייצור שבבים גמישה יותר המאפשרת להמשיך לחבר את השבבים אופקית תוך כדי הערימה. לכן, טכנולוגיה זו יכולה לחבר שבבי Foveros תלת-ממדיים מרובים יחד באמצעות EMIB כדי ליצור מערכת שבבים גדולה יותר. התמונה למטה היא תרשים סכמטי של טכנולוגיית Co-EMIB.

טכנולוגיית האריזה Co-EMIB יכולה לספק ביצועים דומים לאלו של שבב בודד. המפתח להשגת טכנולוגיה זו הוא טכנולוגיית חיבור רב-כיוונית ODI (Omni-Directional Interconnect). ל-ODI שני סוגים שונים. בנוסף לחיבורים מסוג מעלית המחברים שכבות שונות, ישנם גם מעברים המחברים מבנים תלת-ממדיים שונים, כמו גם קומות ביניים בין שכבות, המאפשרות גמישות גבוהה ביותר לשילובי שבבים שונים. טכנולוגיית האריזה של ODI מאפשרת לשבבים להשיג חיבורים אופקיים ואנכיים כאחד.

Co-EMIB משתמש בשיטת אריזה תלת-ממדית + דו-ממדית חדשה כדי לשנות את חשיבת עיצוב השבבים מפאזל שטוח בעבר לגיבוב בלוקים. לכן, בנוסף לארכיטקטורות מחשוב חדשות ומהפכניות כמו מחשוב קוונטי, ניתן לומר ש-CO-EMIB היא הפרקטיקה הטובה ביותר בתחזוקה והמשך של ארכיטקטורת המחשוב והמערכת האקולוגית הקיימת.

11. SoIC

SoIC, הידוע גם בשם TSMC-SoIC, היא טכנולוגיה חדשה שהוצעה על ידי TSMC - System-on-Integrated-Chips. הצפי הוא שטכנולוגיית ה-SoIC של TSMC תיוצר בייצור המוני בשנת 2021. מהו בעצם SoIC? ה-SoIC הוא טכנולוגיית ערימה מרובת שבבים חדשנית שיכולה לשלב תהליכים ברמת פרוסת לוופל מתחת ל-10 ננומטר. המאפיין הבולט ביותר של טכנולוגיה זו הוא מבנה הקישור ללא בליטות, המביא לצפיפות אינטגרציה גבוהה יותר וביצועי תפעול טובים יותר. SoIC כולל שתי צורות טכניות: CoW (Chip-on-wafer) ו-WoW (Wafer-on-wafer). מתיאור TSMC, SoIC היא טכנולוגיית קישור ישיר (Bonding) של פרוסת לוופל WoW או שבב CoW לפרוסת לוופל, השייכת לטכנולוגיית Front-End 3D (FE 3D), בעוד ש-InFO ו-CoWoS שהוזכרו לעיל שייכות לטכנולוגיית Back-End 3D (BE 3D). TSMC ו-Siemens EDA (Mentor) משתפות פעולה בטכנולוגיית SoIC ומשיקות כלי תכנון ואימות קשורים. האיור שלהלן מציג השוואה בין אינטגרציה תלת-ממדית של IC ו-SoIC.

באופן ספציפי, תהליכי הייצור של SoIC ו-3D IC דומים במידה מסוימת. המפתח ל-SoIC הוא להשיג מבנה משותף ללא בליטות, וצפיפות ה-TSV ​​שלו גבוהה אף היא מזו של 3D IC מסורתי. החיבור בין שבבים רב-שכבתיים מתממש ישירות באמצעות TSV קטן ביותר. כפי שמוצג באיור לעיל, זוהי השוואה בין צפיפות TSV לגודל הבליטות ב-3D IC ו-SoIC. ניתן לראות שצפיפות ה-TSV ​​של SoIC גבוהה בהרבה מזו של 3D IC. יחד עם זאת, החיבור בין השבבים שלו משתמש גם בטכנולוגיית קשירה ישירה ללא בליטות. מרווח השבבים קטן יותר וצפיפות האינטגרציה גבוהה יותר. לכן, למוצרים שלו יש גם צפיפות פונקציונלית גבוהה יותר מאשר ל-3D IC מסורתי.  12.X-CubeX-Cube (eXtended-Cube) היא טכנולוגיית אינטגרציה תלת-ממדית שהוכרזה על ידי סמסונג, שיכולה להכיל יותר זיכרון בשטח קטן יותר ולקצר את מרחק האות בין יחידות. X-Cube משמשת בתהליכים הדורשים ביצועים ורוחב פס גבוהים, כגון 5G, בינה מלאכותית, ומכשירים ויישומים לבישים או ניידים הדורשים כוח מחשוב גבוה. X-Cube משתמשת בטכנולוגיית TSV כדי להערים SRAM על גבי תאי לוגיקה, שיכולים להכיל יותר זיכרון בשטח קטן יותר. כפי שניתן לראות מהדגמת טכנולוגיית X-Cube, בניגוד לאריזה מקבילה דו-ממדית קודמת של שבבים מרובים, אריזה תלת-ממדית של X-Cube מאפשרת לערום ולארוז שבבים מרובים, מה שהופך את מבנה השבב המוגמר לקומפקטי יותר. טכנולוגיית TSV משמשת לחיבור השבבים, מה שמפחית את צריכת החשמל תוך הגברת קצב השידור. טכנולוגיה זו תשמש בתחומים המתקדמים ביותר כגון 5G, בינה מלאכותית, מציאות רבודה, HPC, שבבים ניידים ומציאות מדומה.

טכנולוגיית X-Cube מקצרת משמעותית את מרחק העברת האות בין שבבים, מגבירה את מהירות העברת הנתונים, מפחיתה את צריכת החשמל, ויכולה גם להתאים אישית את רוחב הפס והצפיפות של הזיכרון בהתאם לצורכי הלקוח. נכון לעכשיו, טכנולוגיית X-Cube כבר יכולה לתמוך בתהליכים של 7 ננומטר ו-5 ננומטר. סמסונג תמשיך לשתף פעולה עם חברות מוליכים למחצה גלובליות כדי לפרוס טכנולוגיה זו בדור חדש של שבבים בעלי ביצועים גבוהים.  
    לסכם  טכנולוגיית אריזה מתקדמתבמאמר זה, אנו מתארים 12 מטכנולוגיות האריזה המתקדמות ביותר כיום. הטבלה הבאה היא השוואה אופקית של טכנולוגיות האריזה המתקדמות הללו.

מההשוואה, ניתן לראות כי הופעתה והפיתוח המהיר של אריזות מתקדמות התרחשו בעיקר ב-10 השנים האחרונות. טכנולוגיית האינטגרציה שלה כוללת בעיקר 2D, 2.5D, 3D, 3D+2D, 3D+2.5D. צפיפות הפונקציונליות כוללת גם נמוכה, בינונית, גבוהה וגבוהה ביותר. תחומי היישומים כוללים 5G, בינה מלאכותית, מכשירים לבישים, מכשירים ניידים, שרתים בעלי ביצועים גבוהים, מחשוב בעל ביצועים גבוהים, כרטיסי מסך בעלי ביצועים גבוהים ותחומים אחרים. יצרני היישומים העיקריים כוללים יצרני שבבים ידועים כמו TSMC, אינטל ו-SAMSUNG, דבר המשקף גם את המגמה של שילוב אריזות מתקדמות וייצור שבבים.

Finally, let us summarize: the purpose of advanced packaging is:

שפר את צפיפות התפקוד, קצר את אורך החיבור, שפר את ביצועי המערכת והפחית את צריכת החשמל הכוללת.

אריזות מתקדמות גם מציבות דרישות חדשות לכלי EDA. כלי EDA צריכים לתמוך בתכנון FIWLP, FOWLP, 2.5DTSV ו-3D TSV, כמו גם בתכנון רב-מצעים. מכיוון שהחוצה של הסיליקון ומצע האריזה (Substrate) משולבים לעתים קרובות יחד במוצר, חברות EDA גדולות השיקו כלים חדשים לתמיכה בתכנון ובאימות של אריזות מתקדמות, כולל Synopsys, Cadence, Siemens EDA (Mentor) המעורבת באופן פעיל.

האיור שלהלן מציג צילום מסך של עיצוב האריזות המתקדם של כלי EDA XPD של סימנס. העיצוב כולל עיצוב TSV תלת-ממדי ו-TSV 2.5-ממדי, Interposer, Substrate, FlipChip, Microbump, BGA ואלמנטים נוספים, אשר מפורטים ומשתקפים במדויק בכלי ה-EDA. לשיטות עיצוב מפורטות של אריזות מתקדמות, אנא עיינו בספר החדש "Microsystems Based on SiP Technology" שיפורסם בקרוב.

עיצוב אריזה מתקדם טיפוסי (צילום מסך של עיצוב סימנס EDA XPD)

הצהרת אחריות: מאמר זה משוכפל מתוך "SiP and Advanced Packaging Technology", התומך בהגנה על זכויות קניין רוחני. אנא ציין את המקור המקורי ואת מחבר ההדפסה המחודשת. אם ישנה הפרה כלשהי, אנא צור איתנו קשר כדי למחוק אותה.

מספר טלפון של החברה: 86-0755-83044319+
פקס/פקס: 86-0755-83975897+
דוא"ל: 1615456225@qq.com
QQ: 3518641314 מנהל לי

QQ: 332496225 מנהל Qiu

כתובת: חדר 809, בניין C, בניין הטכנולוגיה ז'אנטאו, שדרת מינגז'י מס' 1079, רובע לונגהואה החדש, שנזן