比較的狭い専門分野から技術が広く知られるようになるには歴史的な理由があり、それは有名企業のプロモーションと切り離せない関係にある。SiPを一般に普及させたのはAppleであり、先進パッケージングが広く世間の注目を集めたのはTSMCのおかげだ。AppleはiWatchにSiP技術を採用したと発表し、それ以来SiPは広く知られるようになった。TSMCは先進技術に加えて先進パッケージングにも取り組む必要があると述べ、そのため先進パッケージングは​​業界で先進技術と同等に重要視されるようになった。近年、先進パッケージング技術は次々と登場し、新しい用語も次々と生まれており、やや混乱を招いている。現在、先進パッケージングに関連する名称は少なくとも数十種類挙げられる。例えば、WLP（ウェハーレベルパッケージ）、FIWLP（ファンインウェハーレベルパッケージ）、FOWLP（ファンアウトウェハーレベルパッケージ）、eWLB（埋め込みウェハーレベルボールグリッドアレイ）、CSP（チップスケールパッケージ）、WLCSP（ウェハーレベルチップスケールパッケージ）、CoW（チップオンウェハー）、WoW（ウェハーオンウェハー）、FOPLP（ファンアウトパネルレベルパッケージ）、InFO（統合ファンアウト）、CoWoS（チップオンウェハーオンサブストレート）、HBM（高帯域幅メモリ）、HMC（ハイブリッドメモリキューブ）、Wide-IO（ワイド入出力）、EMIB（埋め込みマルチダイインターコネクトブリッジ）、Foveros、Co-EMIB、ODI（全方向インターコネクト）、3D IC、SoIC、X-Cubeなど、これらは高度なパッケージング技術です。これらの目を見張るような高度なパッケージング技術をどのように区別し、理解すればよいのでしょうか？この記事では、読者の皆様にその点についてお伝えしたいと思います。まず、区別を容易にするために、高度なパッケージングを2つのカテゴリーに分類します。① XY平面拡張に基づく先進的な包装技術主にRDLを介して信号の拡張と相互接続を行う。② Z軸拡張に基づく先進的な包装技術主にTSV（スルーシリコンビア）を用いて信号の延長と相互接続を行う。  
   XY平面拡張に基づく 高度なパッケージング技術
 

ここでいうXY平面とは、ウェハまたはチップのXY平面を指します。このタイプのパッケージの特徴は、シリコン貫通穴（TSV）がないことです。信号延長手段または技術は、主にRDL層を通して実現されます。通常、基板はありません。RDL配線は、チップのシリコン本体、または追加のモールド上に接続されます。最終的なパッケージ製品に基板がないため、このようなパッケージは比較的薄く、現在スマートフォンで広く使用されています。

1.フォウルプ

FOWLP（ファンアウト・ウェーハレベルパッケージ）はWLP（ウェーハレベルパッケージ）の一種なので、まずはWLPウェーハレベルパッケージについて理解する必要があります。

WLP技術が登場する以前は、従来の包装工程は主にダイの切断とスライス後に行われていました。まずウェハーを切断・ダイス分けし、その後様々な形状に包装していました。

WLPは2000年頃に登場しました。ファンイン（fan-in）とファンアウト（fan-out）の2種類があります。WLPウェハレベルパッケージングは​​、従来のパッケージングとは異なります。パッケージング工程では、工程の大部分がウェハの操作、つまりウェハ上での全体パッケージング（パッケージング）であり、パッケージングが完了した後にスライス状に切断されます。パッケージング完了後にスライス状に切断されるため、パッケージ化されたチップのサイズはベアチップのサイズとほぼ同じであるため、CSP（Chip Scale Package）またはWLCSP（Wafer Level Chip Scale Packaging）とも呼ばれます。このタイプのパッケージングは​​、軽量、小型、短尺、薄型の民生用電子機器という市場動向に適合しています。寄生容量と寄生インダクタンスが比較的小さく、低コストで放熱性に優れているという利点があります。

当初、WLPは主にファンイン型を採用しており、ファンインWLPまたはFIWLPと呼ばれていました。これは主に、面積が小さくピン数の少ないチップに使用されていました。

IC技術の進歩に伴い、チップ面積は縮小し、チップ面積内に十分なピンを収容できなくなっています。そこで、チップ面積外の接続にRDLを最大限に活用してピン数を増やすファンアウトWLP（FOWLPとも呼ばれる）パッケージング方式が開発されました。

FOWLPでは、RDLとバンプをベアチップの周辺部まで引き出す必要があるため、まずベアチップウェハをダイシングおよびセグメント化し、その後、独立したベアチップをウェハプロセスに再構成します。これに基づき、バッチ処理と金属配線による相互接続を経て、最終的なパッケージが形成されます。FOWLPの封止プロセスを下図に示します。

FOWLPは多くの企業によってサポートされており、企業によって命名規則が異なります。下図は、主要企業が提供するFOWLPを示しています。

ファンイン方式でもファンアウト方式でも、WLP（ウェハーレベルパッケージング）とPCB（プリント基板）の接続はフリップチップ方式で行われます。チップのアクティブ面がプリント基板側に向くことで、最短の電気経路を実現し、高速化と寄生効果の低減を可能にします。一方、バッチパッケージングを採用することで、ウェハー全体を一度にパッケージングできるため、コスト削減もウェハーレベルパッケージングの推進力の一つとなっています。  2. お知らせInFO（Integrated Fan-out）は、TSMCが2017年に開発した先進的なFOWLPパッケージング技術です。FOWLPプロセスを統合したもので、複数のチップのファンアウトプロセスを統合したものと理解できます。一方、FOWLPはファンアウトパッケージングプロセスそのものに焦点を当てています。InFOは複数のチップを統合する余地があり、無線周波数チップ、プロセッサおよびベースバンドチップ、グラフィックスプロセッサ、ネットワークチップのパッケージングに適用できます。下図は、FIWLP、FOWLP、およびInFOの比較図です。

AppleのiPhone用プロセッサは初期の頃はSamsungが製造していたが、Apple A11を皮切りに、TSMCは2世代にわたるiPhone用プロセッサの受注を獲得している。その鍵の一つは、TSMCの新しいパッケージング技術であるInFOだ。この技術により、チップを直接相互接続することが可能になり、厚みが薄くなり、バッテリーやその他の部品のための貴重なスペースを確保できる。

AppleはiPhone 7からInFOパッケージングを採用し始め、今後も継続して採用していく予定です。iPhone 8、iPhone X、そして将来登場する他の携帯電話ブランドも、この技術を採用し始めるでしょう。AppleとTSMCの提携はFOWLP技術の応用状況を大きく変え、市場がFOWLP（InFO）パッケージング技術を徐々に受け入れ、広く応用していくことを可能にするでしょう。  FOPLPFOPLP（Fan-out Panel Level Package）パネルレベルパッケージングは​​、FOWLPの考え方と技術を基にしていますが、より大きなパネルを使用することで、300mmシリコンウェハチップの数倍のパッケージ製品を大量生産できます。FOPLP技術はFOWLP技術の拡張です。より大きな正方形のキャリアボード上でファンアウトプロセスを実行するため、FOPLPパッケージング技術と呼ばれています。パネルキャリアボードは、LCDパネルの場合はPCBキャリアボードまたはガラスキャリアボードを使用できます。現在、FOPLPは24～18インチ（610～457mm）のPCBキャリアボードを使用しており、その面積は300mmシリコンウェハの約4倍です。したがって、300mmシリコンウェハの4倍のサイズの高度なパッケージング製品を大量生産できる単一のプロセスと簡単に考えることができます。FOWLPプロセスと同様に、FOPLP技術はパッケージングのフロントエンドとバックエンドのプロセスを統合できます。ワンタイムパッケージングプロセスとみなすことができるため、生産コストと材料コストを大幅に削減できます。下の図は、FOWLPとFOPLPの比較を示しています。

FOPLPは、PCB製造技術を用いてRDL（リング・ディレクティブ・ライン）を製造します。そのライン幅とライン間隔は現在10μm以上です。チップや受動部品の実装にはSMT（表面実装技術）装置を使用します。パネル面積がウェハ面積よりもはるかに大きいため、一度に多くの製品をパッケージ化できます。FOWLP（フォワード・オン・ライト・パッケージング）と比較して、FOPLPはコスト面で大きな優位性を持っています。現在、サムスン電子やASEをはじめとする世界中の主要なパッケージング企業が、FOPLPプロセス技術に積極的に投資しています。  EMIBEMIB（Embedded Multi-Die Interconnect Bridge）は、Intelが提案し積極的に採用している組み込みマルチチップ相互接続ブリッジの先進的なパッケージング技術です。前述の3つの先進的なパッケージとは異なり、EMIBは基板ベースのパッケージです。EMIBにはTSVがないため、XY平面拡張に基づく先進的なパッケージング技術に分類されます。EMIBの概念は、シリコンインターポーザに基づく2.5Dパッケージングに似ており、シリコンウェハを介した局所的な高密度相互接続です。従来の2.5インチパッケージングと比較して、EMIB技術は、TSVがないため、通常のパッケージング歩留まり、追加プロセスが不要、設計がシンプルであるという利点があります。従来のSoCチップ、CPU、GPU、メモリコントローラ、IOコントローラは、1つのプロセスでしか製造できません。EMIB技術を使用すると、CPUとGPUは高いプロセス要件を持ち、10nmプロセスを使用できます。IOユニットと通信ユニットは14nmプロセスを使用でき、メモリ部分は22nmプロセスを使用できます。EMIB先進パッケージング技術を使用すると、3つの異なるプロセスを1つのプロセッサに統合できます。下の図はEMIBの概略図です。    

シリコンインターポーザーと比較して、EMIBシリコンウェハは小型で柔軟性が高く、経済的です。EMIBパッケージング技術は、必要に応じてCPU、IO、GPU、さらにはFPGA、AIなどのチップをまとめてパッケージ化できます。10nm、14nm、22nmなど、さまざまなプロセスで製造されたチップを1つのチップにまとめてパッケージ化することで、柔軟なビジネスニーズに対応します。

EMIBを介して、KBL-GプラットフォームはIntel CoreプロセッサーとAMD Radeon RX Vega M GPUを統合しています。Intelプロセッサーの強力な演算能力とAMD GPUの優れたグラフィックス性能を組み合わせ、優れた冷却性能を実現しています。このチップは歴史に名を刻み、製品体験を新たなレベルへと引き上げました。

   Z軸拡張に基づく 高度なパッケージング技術  

Z軸拡張に基づく先進的なパッケージング技術は、主にTSV（Through-Silicon Via）を用いて信号の延長と相互接続を行います。TSVは2.5D TSVと3D TSVに分類されます。TSV技術を用いることで、複数のチップを垂直方向に積層し、相互接続することが可能です。

3D TSV技術では、チップ同士が非常に近接しているため、遅延が少なくなります。さらに、相互接続長が短縮されることで、関連する寄生効果を低減でき、デバイスをより高い周波数で動作させることが可能になり、結果として性能向上とコスト削減につながります。TSV技術は、3次元パッケージングのキー技術です。半導体集積回路メーカー、集積回路製造ファウンドリ、パッケージングファウンドリ、新興技術開発企業、大学、研究機関、技術アライアンスなどの研究機関が、TSVプロセスに関するさまざまな研究開発を行ってきました。また、Z軸拡張に基づく高度なパッケージング技術は、主にTSVを介して信号の拡張と相互接続を行いますが、RDLも不可欠であることに注意する必要があります。たとえば、上下のチップのTSVの位置合わせができない場合、RDLによる局所的な相互接続が必要になります。    5.CoWoS
CoWoS（Chip-on-Wafer-on-Substrate）は、TSMCが開発した2.5Dパッケージング技術です。CoWoSでは、チップをシリコンアダプタボード（インターポーザ）上にパッケージングし、シリコンアダプタボード上に高密度配線を施して相互接続を行い、その後、パッケージング基板上に実装します。詳細は下図をご覧ください。

CoWoSと前述のInFOはどちらもTSMC製です。CoWoSはシリコンインターポーザを備えていますが、InFOは備えていません。CoWoSは、接続数とパッケージサイズが比較的大きいハイエンド市場向けです。一方、InFOは、パッケージサイズが小さく接続数も少ない、コスト効率重視の市場向けです。

TSMCは2012年にCoWoSの量産を開始しました。この技術では、複数のチップを高密度シリコンインターポーザーで一体化して接続することで、小型化、高性能化、低消費電力化、ピン数の削減といった効果を実現しています。

CoWoS技術は広く利用されています。柯潔氏を破ったAlphaGoの基盤となったNvidiaのGP100やGoogleのTPU2.0チップもCoWoS技術を採用しています。人工知能（AI）分野にもCoWoSの貢献が見られます。現在、CoWoSはNVIDIA、AMD、Google、XilinX、Huawei HiSiliconといったハイエンドチップメーカーから支持を得ています。

HBMHBM（High-Bandwidth Memory）は、主にハイエンドグラフィックスカード市場をターゲットとした高帯域幅メモリです。HBMは、3D TSVと2.5D TSV技術を用いて複数のメモリチップを積層し、2.5D TSV技術を用いて積層されたメモリチップとキャリアボード上のGPUを相互接続します。下図は、HBM技術の概略図を示しています。

HBM には現在、HBM、HBM2、HBM2E の 3 つのバージョンがあり、それぞれ帯域幅は 128 GBps/スタック、256 GBps/スタック、307 GBps/スタックです。最新の HBM3 はまだ開発中です。HBM 規格は、AMD、NVIDIA、Hynix によって推進されています。AMD は、最大 512 GBps のメモリ帯域幅を持つフラッグシップ グラフィックス カードに HBM 規格を最初に採用しました。NVIDIA もこれに続き、HBM 規格を使用して 1TBps のメモリ帯域幅を実現しました。DDR5 と比較すると、HBM のパフォーマンスは 3 倍以上向上していますが、消費電力は 50% 削減されています。  HMCHMC（Hybrid Memory Cube）はハイブリッドストレージキューブであり、その規格は主にMicronによって推進され、ハイエンドサーバー市場、特にマルチプロセッサアーキテクチャをターゲットとしています。HMCは、積層DRAMチップを使用してメモリ帯域幅を拡大します。さらに、HMCは3D TSV統合技術を用いてメモリコントローラをDRAMスタックパッケージに統合します。下図は、HMC技術の概略図を示しています。

HBMとHMCを比較すると、非常に似ていることがわかります。どちらのDRAMチップも3D TSVを介してスタックされ相互接続されており、その下にロジック制御チップがあります。両者の違いは、HBMはインターポーザーとGPUを介して相互接続されているのに対し、HMCは基板上に直接実装され、中間にインターポーザーと2.5D TSVがないことです。HMCスタックでは、3D TSVの直径は約5～6μmで、その数は2000以上です。DRAMチップは通常50μmまで薄くされ、チップは20μmマイクロバンプを介して接続されます。以前は、メモリコントローラはプロセッサに組み込まれていたため、ハイエンドサーバーで多数のメモリモジュールを使用する必要がある場合、メモリコントローラの設計は非常に複雑でした。現在では、メモリコントローラがメモリモジュールに統合されているため、メモリコントローラの設計は大幅に簡素化されています。さらに、HMCは高速シリアルインターフェース（SerDes）を使用して高速インターフェースを実装しており、プロセッサとメモリが離れている状況に適しています。  ワイドIOWide-IO（Wide Input Output）広帯域入出力技術は、主にサムスンが推進しており、現在第2世代に達しています。メモリインターフェース幅は最大512ビット、動作周波数は最大1GHz、総メモリ帯域幅は68GBpsに達し、DDR4インターフェース（34GBps）の2倍となっています。Wide-IOは、ロジックチップ上にメモリチップを積層することで実現されます。メモリチップは、下図に示すように、3D TSVを介してロジックチップと基板に接続されます。

Wide-IOは、TSVアーキテクチャの垂直積層パッケージングの利点を活かし、スマートフォン、タブレット、携帯ゲーム機などのモバイル機器のニーズを満たす、速度、容量、消費電力特性に優れたモバイルメモリを実現します。主なターゲット市場は、低消費電力が求められるモバイル機器です。  フォベロス先に紹介した EMIB 先進パッケージングに加えて、インテルは Foveros アクティブオンボード技術も発表しました。インテルの技術紹介では、Foveros は異種統合のための 3D Face to Face Chip Stack と呼ばれ、3 次元の面対面異種統合チップスタックです。EMIB と Foveros の違いは、前者が 2D パッケージング技術であるのに対し、後者は 3D スタッキングパッケージング技術である点です。2D EMIB パッケージング方式と比較すると、Foveros は小型製品やメモリ帯域幅要件の高い製品に適しています。実際、チップの性能や機能に関しては、EMIB と Foveros に大きな違いはありません。どちらも仕様や機能の異なるチップを統合して、異なる役割を果たします。しかし、サイズと消費電力に関しては、Foveros 3D スタッキングの利点が明らかになります。Foveros によって送信される各ビットのデータ電力は非常に低くなっています。Foveros 技術は、バンプ間隔の縮小、密度の増加、チップスタッキング技術に対処する必要があります。下図は、Foveros社の3Dパッケージング技術の概略図を示しています。

LakeFieldは、Foveros 3D積層マザーボードチップの第一弾であり、10nm Ice Lakeプロセッサと22nmコアを統合しています。完全なPC機能を備えながら、サイズはわずか数セントです。Foverosはより高度な3Dパッケージング技術ですが、EMIBの代替となるものではありません。インテルは今後の製造において、この2つの技術を統合していく予定です。  Co-EMIB（Foveros + EMIB）Co-EMIBは、EMIBとFoverosを組み合わせた技術です。EMIBは主に水平方向の接続を担い、異なるコアを持つチップをパズルのように組み合わせることができます。Foverosは高層ビルを建てるように垂直方向に積み重ねられ、各階はそれぞれ異なるデザインにすることができます。例えば、1階はジム、2階はオフィスビル、3階はアパートといった具合です。EMIBとFoverosを組み合わせたパッケージング技術をCo-EMIBと呼び、チップを積み重ねながら水平方向に接続し続けることができる、より柔軟なチップ製造方法です。そのため、この技術では、EMIBを介して複数の3D Foverosチップを接続し、より大規模なチップシステムを構築することができます。下の図は、Co-EMIB技術の概略図です。

Co-EMIBパッケージング技術は、シングルチップに匹敵する性能を実現できます。この技術を実現する鍵となるのが、ODI（Omni-Directional Interconnect）と呼ばれる全方向相互接続技術です。ODIには2種類あります。異なる層を接続するエレベーター型接続に加え、異なる3次元構造を接続するオーバーパスや、層間メザニンなどがあり、様々なチップの組み合わせに極めて高い柔軟性をもたらします。ODIパッケージング技術により、チップは水平方向と垂直方向の両方の相互接続を実現できます。

Co-EMIBは、新しい3D+2Dパッケージング手法を採用することで、チップ設計の考え方を従来の平面パズルから積み重ねブロックへと変革します。そのため、量子コンピューティングなどの革新的な新しいコンピューティングアーキテクチャに加え、既存のコンピューティングアーキテクチャとエコシステムを維持・発展させるための最良の実践例と言えるでしょう。

11.SoIC

SoIC（TSMC-SoICとも呼ばれる）は、TSMCが提案した新しい技術であるSystem-on-Integrated-Chipsです。TSMCのSoIC技術は2021年に量産開始される予定です。SoICとは一体何でしょうか？いわゆるSoICは、10ナノメートル以下のウェハレベルでプロセスを統合できる革新的なマルチチップスタック技術です。この技術の最も特徴的な点は、バンプのないボンディング構造であり、これにより集積密度が高くなり、動作性能が向上します。SoICには、CoW（Chip-on-wafer）とWoW（Wafer-on-wafer）の2つの技術形態があります。TSMCの説明によると、SoICはWoWウェハ間またはCoWチップとウェハの直接ボンディング（ボンディング）技術であり、フロントエンド3D技術（FE 3D）に属し、前述のInFOとCoWoSはバックエンド3D技術（BE 3D）に属します。 TSMCとシーメンスEDA（メンター）は、SoIC技術で協力し、関連する設計・検証ツールを発表しました。下図は、3D ICとSoICの集積化を比較したものです。

具体的には、SoICと3D ICの製造プロセスは多少似ています。SoICの鍵は、バンプのない接合構造を実現することであり、TSV密度も従来の3D ICより高くなっています。多層チップ間の相互接続は、極めて小さなTSVを介して直接実現されます。上の図は、3D ICとSoICのTSV密度とバンプサイズを比較したものです。SoICのTSV密度は3D ICよりもはるかに高いことがわかります。同時に、チップ間の相互接続にもバンプのない直接接合技術が用いられています。チップ間隔が狭く、集積密度が高いため、SoIC製品は従来の3D ICよりも高い機能密度を実現しています。  エックスキューブX-Cube（eXtended-Cube）は、サムスンが発表した3D集積技術で、より小さなスペースにより多くのメモリを搭載し、ユニット間の信号距離を短縮できます。X-Cubeは、5G、人工知能、ウェアラブルデバイスやモバイルデバイス、高演算能力を必要とするアプリケーションなど、高い性能と帯域幅を必要とするプロセスで使用されます。X-CubeはTSV技術を使用してロジックセルの上にSRAMを積層し、より小さなスペースにより多くのメモリを搭載できます。X-Cube技術のデモンストレーションからわかるように、従来の複数のチップの2D並列パッケージングとは異なり、X-Cubeの3Dパッケージングでは複数のチップを積層してパッケージングできるため、完成したチップ構造がよりコンパクトになります。チップ間の接続にはTSV技術が使用され、消費電力を削減しながら伝送速度を向上させます。この技術は、5G、AI、AR、HPC、モバイルチップ、VRなどの最先端分野で使用されます。

X-Cubeテクノロジーは、チップ間の信号伝送距離を大幅に短縮し、データ伝送速度を向上させ、消費電力を削減するだけでなく、顧客のニーズに応じてメモリ帯域幅と密度をカスタマイズすることも可能です。現在、X-Cubeテクノロジーは7nmおよび5nmプロセスに対応しています。サムスンは今後も世界の半導体企業と協力し、このテクノロジーを次世代の高性能チップに展開していく予定です。  
    まとめる  高度なパッケージング技術本稿では、現在主流となっている12種類の先進的な包装技術について解説します。以下の表は、これらの先進的な包装技術を横並びで比較したものです。

比較から、先進パッケージングの出現と急速な発展は主に過去10年間に起こったことがわかります。その統合技術は主に2D、2.5D、3D、3D+2D、3D+2.5Dを含みます。機能密度も低、中、高、超高を含みます。応用分野は5G、AI、ウェアラブルデバイス、モバイルデバイス、高性能サーバー、高性能コンピューティング、高性能グラフィックスカードなど多岐にわたります。主なアプリケーションメーカーには、TSMC、Intel、SAMSUNGなどの有名なチップメーカーが含まれており、これは先進パッケージングとチップ製造の統合の傾向を反映しています。

最後に、まとめると、高度な包装の目的は以下のとおりです。

機能密度の向上、相互接続長の短縮、システム性能の向上、および全体的な消費電力の削減を実現する。

高度なパッケージングは​​、EDAツールにも新たな要件をもたらします。EDAツールは、FIWLP、FOWLP、2.5DTSV、3D TSV設計に加え、マルチ基板設計にも対応する必要があります。シリコンインターポーザとパッケージング基板（基板）は製品内で一体化されることが多いため、Synopsys、Cadence、Siemens EDA（Mentor）など、主要なEDA企業は、高度なパッケージングの設計と検証をサポートする新しいツールを積極的に投入しています。

下図は、シーメンスEDAツールXPDの高度なパッケージング設計のスクリーンショットです。この設計には、3D TSVおよび2.5D TSV設計、インターポーザ、基板、フリップチップ、マイクロバンプ、BGAなどの要素が含まれており、EDAツール上で詳細かつ正確に反映されています。高度なパッケージングの詳細な設計方法については、近日刊行予定の新刊「SiP技術に基づくマイクロシステム」をご参照ください。

典型的な先進的なパッケージング設計（シーメンスEDA XPD設計のスクリーンショット）

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