Terdapat sebab-sebab sejarah mengapa sesuatu teknologi boleh menjadi terkenal dari bidang profesional yang agak sempit, dan ia juga tidak dapat dipisahkan daripada promosi syarikat-syarikat terkenal. Applelah yang membawa SiP kepada orang ramai, dan kerana TSMC pembungkusan canggih boleh menarik perhatian awam yang meluas. Apple berkata bahawa iWatchnya menggunakan teknologi SiP, dan SiP telah dikenali ramai sejak itu; TSMC berkata bahawa selain teknologi canggih, ia juga perlu terlibat dalam pembungkusan canggih. Oleh itu, pembungkusan canggih telah disebut oleh industri sebagai sama pentingnya dengan teknologi canggih. Dalam beberapa tahun kebelakangan ini, teknologi pembungkusan canggih terus muncul, dan istilah baharu telah muncul satu demi satu, yang agak mengelirukan. Pada masa ini, terdapat sekurang-kurangnya berpuluh-puluh nama yang berkaitan dengan pembungkusan canggih yang boleh disenaraikan. Contohnya: WLP (Pakej Aras Wafer), FIWLP (Pakej Aras Wafer Kipas Masuk), FOWLP (Pakej Aras Wafer Kipas Keluar), eWLB (Tatasusunan BallGrid Aras Wafer Terbenam), CSP (Pakej Skala Cip), WLCSP (Pakej Skala Cip Aras Wafer), CoW (Cip pada Wafer), WoW (Wafer pada Wafer), FOPLP (Pakej Aras Panel Kipas Keluar), InFO (Kipas Keluar Bersepadu), CoWoS (Cip-pada-Wafer-pada-Substrat), HBM (Memori Lebar Jalur Tinggi), HMC (Kub Memori Hibrid), IO Lebar (Output Input Lebar), EMIB (Jambatan Saling Saling Berbilang Dadu Terbenam), Foveros, Co-EMIB, ODI (Saling Saling Berarah Omni), IC 3D, SoIC, X-Kub...dll...ini adalah teknologi pembungkusan canggih. Bagaimana untuk membezakan dan memahami teknologi pembungkusan canggih yang mempesonakan ini? Inilah yang ingin disampaikan oleh artikel ini kepada pembaca. Pertama, untuk memudahkan pembezaan, kami membahagikan pembungkusan lanjutan kepada dua kategori:① Teknologi pembungkusan canggih berdasarkan sambungan satah XY, terutamanya melalui RDL untuk sambungan dan sambungan isyarat;② Teknologi pembungkusan canggih berdasarkan sambungan paksi-Z, terutamanya melalui TSV untuk sambungan dan sambungan isyarat.  
   Berdasarkan pemanjangan satah XY Teknologi pembungkusan canggih
 

Satah XY di sini merujuk kepada wafer atau satah XY cip. Ciri tersendiri pakej jenis ini ialah tiada TSV melalui lubang silikon. Cara atau teknologi sambungan isyarat terutamanya dilaksanakan melalui lapisan RDL. Biasanya tiada substrat. Pendawaian RDL dipasang pada badan silikon cip atau pada acuan tambahan. Oleh kerana produk akhir yang dibungkus tidak mempunyai substrat, pakej sedemikian agak nipis dan kini digunakan secara meluas dalam telefon pintar.

1． FOWLP

FOWLP (Pakej Aras Wafer Fan-out) ialah sejenis WLP (Pakej Aras Wafer), jadi kita perlu memahami pembungkusan aras wafer WLP terlebih dahulu.

Sebelum kemunculan teknologi WLP, langkah-langkah proses pembungkusan tradisional kebanyakannya dijalankan selepas memotong dan menghiris acuan. Wafer dipotong dan dipotong dadu terlebih dahulu, dan kemudian dibungkus ke dalam pelbagai bentuk.

WLP dikeluarkan sekitar tahun 2000. Terdapat dua jenis: Kipas masuk (kipas masuk) dan Kipas keluar (kipas keluar). Pembungkusan tahap wafer WLP berbeza daripada pembungkusan tradisional. Dalam proses pembungkusan, kebanyakan prosesnya adalah untuk mengendalikan wafer, iaitu pembungkusan keseluruhan (Pembungkusan) dilakukan pada wafer, dan selepas pembungkusan siap, ia dipotong menjadi kepingan. Kerana ia dipotong menjadi kepingan selepas pembungkusan siap, saiz cip yang dibungkus hampir sama dengan cip kosong, jadi ia juga dipanggil CSP (Pakej Skala Cip) atau WLCSP (Pembungkusan Skala Cip Tahap Wafer). Pembungkusan jenis ini mematuhi trend pasaran produk elektronik pengguna yang ringan, kecil, pendek dan nipis. Kapasitans dan induktans parasit agak kecil, dan ia mempunyai kelebihan kos rendah dan pelesapan haba yang baik.

Pada mulanya, WLP kebanyakannya menggunakan jenis Fan-in, yang boleh dipanggil Fan-in WLP atau FIWLP. Ia digunakan terutamanya dalam cip dengan luas yang lebih kecil dan pin yang lebih sedikit.

Apabila teknologi IC bertambah baik, kawasan cip mengecil, dan kawasan cip tidak dapat menampung pin yang mencukupi. Oleh itu, bentuk pembungkusan WLP Fan-Out, juga dikenali sebagai FOWLP, diperoleh, yang menggunakan sepenuhnya RDL untuk sambungan di luar kawasan cip bagi mendapatkan lebih banyak pin.

Dalam FOWLP, memandangkan RDL dan Bump akan dibawa keluar ke pinggir cip kosong, wafer cip kosong perlu dipotong dadu dan dibahagikan terlebih dahulu, dan kemudian cip kosong bebas dikonfigurasikan semula ke dalam proses wafer. Berdasarkan ini, melalui pemprosesan kelompok dan sambungan pendawaian logam, pakej akhir dibentuk. Proses enkapsulasi FOWLP ditunjukkan dalam rajah di bawah.

FOWLP disokong oleh banyak syarikat, dan syarikat yang berbeza mempunyai kaedah penamaan yang berbeza. Rajah di bawah menunjukkan FOWLP yang disediakan oleh syarikat-syarikat utama.

Sama ada menggunakan Kipas masuk atau Kipas keluar, sambungan antara pembungkusan aras wafer WLP dan PCB adalah dalam bentuk cip flip. Bahagian aktif cip menghadap ke bawah ke arah papan litar bercetak, yang boleh mencapai laluan elektrik terpendek, yang juga memastikan kelajuan yang lebih tinggi dan kurang kesan parasit. Sebaliknya, disebabkan oleh penggunaan pembungkusan kelompok, keseluruhan wafer boleh dibungkus sekaligus, dan pengurangan kos merupakan satu lagi daya penggerak untuk pembungkusan aras wafer.  2．INFOInFO (Integrated Fan-out) ialah teknologi pembungkusan FOWLP termaju yang dibangunkan oleh TSMC pada tahun 2017. Ia merupakan penyepaduan proses FOWLP dan boleh difahami sebagai penyepaduan proses Fan-Out berbilang cip, manakala FOWLP memberi tumpuan kepada proses pembungkusan Fan-Out itu sendiri. InFO memberi ruang untuk penyepaduan berbilang cip dan boleh digunakan pada pembungkusan cip frekuensi radio dan tanpa wayar, pembungkusan cip pemproses dan jalur asas, pemproses grafik dan cip rangkaian. Rajah di bawah ialah gambarajah perbandingan FIWLP, FOWLP dan InFO.

Pemproses iPhone Apple telah dihasilkan oleh Samsung pada tahun-tahun awal, tetapi TSMC telah menerima pesanan untuk dua generasi pemproses iPhone, bermula dengan Apple A11. Salah satu kuncinya ialah teknologi pembungkusan baharu TSMC, InFO, yang membolehkan cip saling berkaitan secara langsung, mengurangkan ketebalan dan membebaskan ruang berharga untuk bateri atau bahagian lain.

Apple mula menggunakan pembungkusan InFO dengan iPhone 7 dan akan terus menggunakannya. iPhone 8, iPhone X dan jenama telefon bimbit lain pada masa hadapan juga akan mula menggunakan teknologi ini. Penggabungan Apple dan TSMC telah mengubah status aplikasi teknologi FOWLP dan akan membolehkan pasaran menerima dan mengaplikasikan teknologi pembungkusan FOWLP (InFO) secara beransur-ansur secara meluas.  3．FOPLPPembungkusan peringkat panel FOPLP (Pakej Aras Panel Kipas) memanfaatkan idea dan teknologi FOWLP, tetapi menggunakan panel yang lebih besar, jadi ia boleh menghasilkan produk yang dibungkus secara besar-besaran beberapa kali ganda daripada cip wafer silikon 300 mm. Teknologi FOPLP ialah lanjutan teknologi FOWLP. Ia melaksanakan proses Kipas Keluar pada papan pembawa segi empat sama yang lebih besar, jadi ia dipanggil teknologi pembungkusan FOPLP. Papan pembawa Panel boleh menjadi papan pembawa PCB atau papan pembawa kaca untuk panel LCD. Pada masa ini, FOPLP menggunakan papan pembawa PCB 24-18 inci (610-457mm), yang luasnya kira-kira 4 kali ganda daripada wafer silikon 300 mm. Oleh itu, ia boleh dianggap sebagai satu proses tunggal yang boleh menghasilkan produk pembungkusan termaju secara besar-besaran yang bersaiz 4 kali ganda daripada wafer silikon 300 mm. Seperti proses FOWLP, teknologi FOPLP boleh mengintegrasikan proses bahagian hadapan dan bahagian belakang pembungkusan. Ia boleh dianggap sebagai proses pembungkusan sekali sahaja, jadi ia boleh mengurangkan kos pengeluaran dan bahan dengan ketara. Gambar di bawah menunjukkan perbandingan antara FOWLP dan FOPLP.

FOPLP menggunakan teknologi pengeluaran PCB untuk menghasilkan RDL. Lebar baris dan jarak barisnya kini lebih besar daripada 10um. Ia menggunakan peralatan SMT untuk memasang cip dan komponen pasif. Memandangkan luas panelnya jauh lebih besar daripada luas wafer, lebih banyak produk boleh dibungkus pada satu masa. Berbanding dengan FOWLP, FOPLP mempunyai kelebihan kos yang lebih besar. Pada masa ini, syarikat pembungkusan utama di seluruh dunia, termasuk Samsung Electronics dan ASE, sedang giat melabur dalam teknologi proses FOPLP.  4．EMIBTeknologi pembungkusan canggih jambatan saling sambung berbilang cip terbenam EMIB (Embedded Multi-Die Interconnect Bridge) telah dicadangkan dan digunakan secara aktif oleh Intel. Berbeza daripada tiga pakej canggih yang diterangkan sebelum ini, EMIB ialah pakej berasaskan substrat. Oleh kerana EMIB tidak mempunyai TSV, ia juga dikelaskan sebagai teknologi pembungkusan canggih berdasarkan sambungan satah XY. Konsep EMIB adalah serupa dengan pembungkusan 2.5D berdasarkan interposer silikon, iaitu sambungan berketumpatan tinggi tempatan melalui wafer silikon. Berbanding dengan pembungkusan 2.5 inci tradisional, teknologi EMIB mempunyai kelebihan hasil pembungkusan biasa, tidak memerlukan proses tambahan, dan reka bentuk yang ringkas kerana tiada TSV. Cip SoC tradisional, CPU, GPU, pengawal memori dan pengawal IO hanya boleh dihasilkan menggunakan satu proses. Menggunakan teknologi EMIB, CPU dan GPU mempunyai keperluan proses yang tinggi dan boleh menggunakan proses 10nm. Unit IO dan unit komunikasi boleh menggunakan proses 14nm, dan bahagian memori boleh menggunakan proses 22nm. Menggunakan teknologi pembungkusan canggih EMIB, tiga proses berbeza boleh disepadukan ke dalam satu pemproses. Gambar di bawah ialah gambarajah skematik EMIB.    

Berbanding dengan interposer silikon, wafer silikon EMIB adalah lebih kecil, lebih fleksibel dan lebih menjimatkan. Teknologi pembungkusan EMIB boleh membungkus CPU, IO, GPU dan juga FPGA, AI dan cip lain bersama-sama mengikut keperluan. Ia boleh membungkus cip 10nm, 14nm, 22nm dan proses berbeza lain bersama-sama ke dalam satu cip untuk memenuhi keperluan perniagaan yang fleksibel.

Melalui EMIB, platform KBL-G mengintegrasikan pemproses Intel Core dan GPU AMD Radeon RX Vega M. Ia menggabungkan keupayaan pengkomputeran berkuasa pemproses Intel dengan keupayaan grafik GPU AMD yang cemerlang, dan mempunyai pengalaman penyejukan yang sangat baik. Cip ini mencipta sejarah dan membawa pengalaman produk ke tahap yang baharu.

   Berdasarkan pemanjangan paksi-Z Teknologi pembungkusan canggih  

Teknologi pembungkusan canggih berdasarkan peluasan paksi-Z terutamanya menggunakan TSV untuk peluasan dan sambungan isyarat. TSV boleh dibahagikan kepada TSV 2.5D dan TSV 3D. Melalui teknologi TSV, berbilang cip boleh disusun secara menegak dan saling berkaitan.

Dalam teknologi TSV 3D, cip berada sangat dekat antara satu sama lain, jadi akan terdapat kurang kelewatan. Di samping itu, panjang interkoneksi yang dipendekkan dapat mengurangkan kesan parasit yang berkaitan, membolehkan peranti berjalan pada frekuensi yang lebih tinggi, yang diterjemahkan kepada peningkatan prestasi dan pengurangan kos yang lebih besar. Teknologi TSV merupakan teknologi utama untuk pembungkusan tiga dimensi. Institusi penyelidikan termasuk pengeluar bersepadu semikonduktor, faundri pembuatan litar bersepadu, faundri pembungkusan, pembangun teknologi baru muncul, universiti dan institut penyelidikan, dan pakatan teknologi telah menjalankan pelbagai penyelidikan dan pembangunan pada proses TSV. Di samping itu, pembaca perlu ambil perhatian bahawa walaupun teknologi pembungkusan canggih berdasarkan peluasan paksi-Z terutamanya melakukan peluasan isyarat dan interkoneksi melalui TSV, RDL juga sangat diperlukan. Contohnya, jika TSV cip atas dan bawah tidak dapat diselaraskan, interkoneksi tempatan melalui RDL diperlukan.    5．CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) ialah teknologi pembungkusan 2.5D yang dilancarkan oleh TSMC. CoWoS membungkus cip ke papan penyesuai silikon (interposer), menggunakan pendawaian berketumpatan tinggi pada papan penyesuai silikon untuk sambungan, dan kemudian memasangnya pada substrat pembungkusan, seperti yang ditunjukkan dalam rajah di bawah.

CoWoS dan InFO yang dinyatakan sebelum ini kedua-duanya dari TSMC. CoWoS mempunyai interposer silikon, tetapi InFO tidak. CoWoS disasarkan kepada pasaran mewah, dengan bilangan sambungan dan saiz pakej yang agak besar. InFO disasarkan kepada pasaran yang kos efektif, dengan saiz pakej yang lebih kecil dan bilangan sambungan yang lebih kecil.

TSMC memulakan pengeluaran besar-besaran CoWoS pada tahun 2012. Melalui teknologi ini, pelbagai cip dibungkus bersama dan saling berkaitan melalui Silicon Interposer berketumpatan tinggi, mencapai kesan saiz pakej kecil, prestasi tinggi, penggunaan kuasa yang rendah dan pin yang lebih sedikit.

Teknologi CoWoS digunakan secara meluas. GP100 Nvidia dan cip Google TPU2.0 di sebalik AlphaGo yang mengalahkan Ke Jie semuanya menggunakan teknologi CoWoS. Kecerdasan buatan AI juga mempunyai sumbangan CoWoS. Pada masa ini, CoWoS telah menerima sokongan daripada pengeluar cip mewah seperti NVIDIA, AMD, Google, XilinX dan Huawei HiSilicon.

6．HBMMemori jalur lebar tinggi HBM (Memori Lebar Jalur Tinggi), terutamanya disasarkan pada pasaran kad grafik mewah. HBM menggunakan teknologi TSV 3D dan TSV 2.5D untuk menyusun berbilang cip memori bersama-sama melalui TSV 3D, dan menggunakan teknologi TSV 2.5D untuk menghubungkan cip memori dan GPU yang disusun pada papan pembawa. Rajah di bawah menunjukkan gambarajah skematik teknologi HBM.

HBM kini mempunyai tiga versi, iaitu HBM, HBM2 dan HBM2E, dengan lebar jalur masing-masing 128 GBps/Stack, 256 GBps/Stack dan 307 GBps/Stack. HBM3 terkini masih dalam pembangunan. Piawaian HBM dipromosikan oleh AMD, NVIDIA dan Hynix. AMD merupakan yang pertama menggunakan piawaian HBM dalam kad grafik utamanya, dengan lebar jalur memori sehingga 512 GBps. NVIDIA turut serta dan menggunakan piawaian HBM untuk mencapai lebar jalur memori 1TBps. Berbanding dengan DDR5, prestasi HBM dipertingkatkan lebih daripada 3 kali ganda, tetapi penggunaan kuasa dikurangkan sebanyak 50%.  7．HMCKiub storan hibrid HMC (Hybrid Memory Cube), standardnya dipromosikan terutamanya oleh Micron, dan pasaran sasarannya adalah pasaran pelayan mewah, terutamanya untuk seni bina berbilang pemproses. HMC menggunakan cip DRAM bertindan untuk mencapai lebar jalur memori yang lebih besar. Di samping itu, HMC mengintegrasikan pengawal memori ke dalam pakej tindanan DRAM melalui teknologi integrasi 3D TSV. Rajah di bawah menunjukkan gambarajah skematik teknologi HMC.

Membandingkan HBM dan HMC, kita dapat melihat bahawa kedua-duanya sangat serupa. Kedua-dua cip DRAM disusun dan saling berkaitan melalui TSV 3D, dan terdapat cip kawalan logik di bawahnya. Perbezaan antara keduanya ialah: HBM saling berkaitan melalui Interposer dan GPU, manakala HMC dipasang terus pada Substrat, kekurangan Interposer dan 2.5D TSV di tengah. Dalam tindanan HMC, diameter TSV 3D adalah kira-kira 5~6um, dan bilangannya melebihi 2000+. Cip DRAM biasanya dinipiskan kepada 50um, dan cip disambungkan melalui MicroBump 20um. Pada masa lalu, pengawal memori dibina ke dalam pemproses, jadi dalam pelayan mewah, apabila sebilangan besar modul memori perlu digunakan, reka bentuk pengawal memori adalah sangat kompleks. Kini pengawal memori disepadukan ke dalam modul memori, reka bentuk pengawal memori menjadi sangat mudah. Di samping itu, HMC menggunakan antara muka bersiri berkelajuan tinggi (SerDes) untuk melaksanakan antara muka berkelajuan tinggi, yang sesuai untuk situasi di mana pemproses dan memori berada berjauhan.  8．Lebar-IOTeknologi input dan output jalur lebar Wide-IO (Wide Input Output) terutamanya dipromosikan oleh Samsung. Ia kini telah mencapai generasi kedua. Ia boleh mencapai lebar antara muka memori sehingga 512bit. Frekuensi operasi antara muka memori boleh mencapai sehingga 1GHz. Jumlah lebar jalur memori boleh mencapai 68GBps, iaitu dua kali ganda lebar jalur antara muka DDR4 (34GBps). Wide-IO dilaksanakan dengan menyusun cip Memori pada cip Logik. Cip Memori disambungkan ke cip Logik dan substrat melalui TSV 3D, seperti yang ditunjukkan dalam rajah di bawah.

Wide-IO mempunyai kelebihan pembungkusan susunan menegak seni bina TSV, yang membantu mencipta memori mudah alih dengan ciri-ciri kelajuan, kapasiti dan kuasa untuk memenuhi keperluan peranti mudah alih seperti telefon pintar, tablet dan konsol permainan pegang tangan. Pasaran sasaran utamanya ialah peranti mudah alih yang memerlukan penggunaan kuasa yang rendah.  9．FoverosSelain pembungkusan canggih EMIB yang diperkenalkan sebelum ini, Intel juga melancarkan teknologi onboard aktif Foveros. Dalam pengenalan teknologi Intel, Foveros dipanggil Susunan Cip Bersemuka 3D untuk integrasi heterogen, susunan cip bersepadu heterogen bersemuka tiga dimensi. Perbezaan antara EMIB dan Foveros ialah yang pertama ialah teknologi pembungkusan 2D, manakala yang kedua ialah teknologi pembungkusan susunan 3D. Berbanding dengan kaedah pembungkusan EMIB 2D, Foveros lebih sesuai untuk produk bersaiz kecil atau produk dengan keperluan lebar jalur memori yang lebih tinggi. Malah, tidak banyak perbezaan antara EMIB dan Foveros dari segi prestasi dan fungsi cip. Kedua-duanya mengintegrasikan cip dengan spesifikasi dan fungsi yang berbeza untuk memainkan peranan yang berbeza. Walau bagaimanapun, dari segi saiz dan penggunaan kuasa, kelebihan susunan 3D Foveros terserlah. Kuasa setiap bit data yang dihantar oleh Foveros adalah sangat rendah. Teknologi Foveros perlu berurusan dengan pengurangan jarak Bump, peningkatan ketumpatan dan teknologi susunan cip. Rajah di bawah menunjukkan gambarajah skematik teknologi pembungkusan 3D Foveros.

LakeField, cip papan induk bertindan 3D Foveros yang pertama, mengintegrasikan pemproses Ice Lake 10nm dan teras 22nm. Ia mempunyai fungsi PC yang lengkap tetapi hanya bersaiz beberapa sen. Walaupun Foveros ialah teknologi pembungkusan 3D yang lebih canggih, ia bukanlah pengganti EMIB. Intel akan menggabungkan kedua-duanya dalam pembuatan seterusnya.  10．EMIB Bersama（Foveros + EMIB）Co-EMIB ialah gabungan EMIB dan Foveros. EMIB bertanggungjawab terutamanya untuk sambungan mendatar, membolehkan cip dengan teras berbeza disambungkan bersama seperti teka-teki. Foveros disusun secara menegak, sama seperti membina bangunan tinggi. Setiap tingkat boleh mempunyai reka bentuk yang sama sekali berbeza. Contohnya, tingkat satu ialah gimnasium, tingkat dua ialah bangunan pejabat, dan tingkat tiga ialah apartmen. Teknologi pembungkusan yang menggabungkan EMIB dan Foveros dipanggil Co-EMIB, iaitu kaedah pembuatan cip yang lebih fleksibel yang membolehkan cip terus disambungkan secara mendatar semasa disusun. Oleh itu, teknologi ini boleh menyambung berbilang cip Foveros 3D bersama-sama melalui EMIB untuk mencipta sistem cip yang lebih besar. Gambar di bawah ialah gambarajah skematik teknologi Co-EMIB.

Teknologi pembungkusan Co-EMIB boleh memberikan prestasi yang setanding dengan cip tunggal. Kunci untuk mencapai teknologi ini ialah teknologi interkoneksi omnidirectional ODI (Omni-Directional Interconnect). ODI mempunyai dua jenis yang berbeza. Selain sambungan jenis lif yang menghubungkan lapisan berbeza, terdapat juga jejambat yang menghubungkan struktur tiga dimensi yang berbeza, serta mezanin antara lapisan, yang membolehkan kombinasi cip yang berbeza mempunyai fleksibiliti yang sangat tinggi. Teknologi pembungkusan ODI membolehkan cip mencapai kedua-dua interkoneksi mendatar dan menegak.

Co-EMIB menggunakan kaedah pembungkusan 3D + 2D baharu untuk mengubah pemikiran reka bentuk cip daripada teka-teki rata yang lalu kepada blok susun. Oleh itu, selain seni bina pengkomputeran baharu yang revolusioner seperti pengkomputeran kuantum, CO-EMIB boleh dikatakan sebagai amalan terbaik dalam mengekalkan dan meneruskan seni bina dan ekosistem pengkomputeran sedia ada.

11．SoIC

SoIC, juga dikenali sebagai TSMC-SoIC, ialah teknologi baharu yang dicadangkan oleh TSMC - System-on-Integrated-Chips. Teknologi SoIC TSMC dijangka akan dihasilkan secara besar-besaran pada tahun 2021. Apakah sebenarnya SoIC? Apa yang dipanggil SoIC ialah teknologi tindanan berbilang cip inovatif yang boleh mengintegrasikan proses pada tahap wafer di bawah 10 nanometer. Ciri paling tersendiri bagi teknologi ini ialah struktur ikatan tanpa bonggol, yang menghasilkan ketumpatan integrasi yang lebih tinggi dan prestasi operasi yang lebih baik. SoIC merangkumi dua bentuk teknikal: CoW (Chip-on-wafer) dan WoW (Wafer-on-wafer). Daripada penerangan TSMC, SoIC ialah teknologi ikatan langsung (Ikatan) wafer ke wafer WoW atau cip ke wafer CoW, yang tergolong dalam teknologi Front-End 3D (FE 3D), manakala InFO dan CoWoS yang dinyatakan di atas tergolong dalam teknologi Back-End 3D (BE 3D). TSMC dan Siemens EDA (Mentor) bekerjasama dalam teknologi SoIC dan melancarkan alat reka bentuk dan pengesahan berkaitan. Rajah di bawah adalah perbandingan integrasi IC 3D dan SoIC.

Secara khususnya, proses pembuatan SoIC dan IC 3D agak serupa. Kunci kepada SoIC adalah untuk mencapai struktur sambungan tanpa bonggol, dan ketumpatan TSVnya juga lebih tinggi daripada IC 3D tradisional. Sambungan antara cip berbilang lapisan direalisasikan secara langsung melalui TSV yang sangat kecil. Seperti yang ditunjukkan dalam rajah di atas, ia adalah perbandingan ketumpatan TSV dan saiz Bonggol dalam IC 3D dan SoIC. Dapat dilihat bahawa ketumpatan TSV SoIC jauh lebih tinggi daripada IC 3D. Pada masa yang sama, sambungan antara cipnya juga menggunakan teknologi ikatan langsung tanpa bonggol. Jarak cip lebih kecil dan ketumpatan integrasi lebih tinggi. Oleh itu, produknya juga mempunyai ketumpatan fungsi yang lebih tinggi daripada IC 3D tradisional.  12．X-KubusX-Cube (eXtended-Cube) ialah teknologi penyepaduan 3D yang diumumkan oleh Samsung yang boleh menampung lebih banyak memori dalam ruang yang lebih kecil dan memendekkan jarak isyarat antara unit. X-Cube digunakan dalam proses yang memerlukan prestasi dan lebar jalur yang tinggi, seperti 5G, kecerdasan buatan dan peranti serta aplikasi boleh pakai atau mudah alih yang memerlukan kuasa pengkomputeran yang tinggi. X-Cube menggunakan teknologi TSV untuk menyusun SRAM di atas sel logik, yang boleh menampung lebih banyak memori dalam ruang yang lebih kecil. Seperti yang dapat dilihat daripada demonstrasi teknologi X-Cube, tidak seperti pembungkusan selari 2D berbilang cip sebelumnya, pembungkusan 3D X-Cube membolehkan berbilang cip disusun dan dibungkus, menjadikan struktur cip siap lebih padat. Teknologi TSV digunakan untuk menyambungkan cip, yang mengurangkan penggunaan kuasa sambil meningkatkan kadar penghantaran. Teknologi ini akan digunakan dalam bidang paling canggih seperti 5G, AI, AR, HPC, cip mudah alih dan VR.

Teknologi X-Cube memendekkan jarak penghantaran isyarat antara cip dengan ketara, meningkatkan kelajuan penghantaran data, mengurangkan penggunaan kuasa dan juga boleh menyesuaikan lebar jalur memori dan ketumpatan mengikut keperluan pelanggan. Pada masa ini, teknologi X-Cube sudah boleh menyokong proses 7nm dan 5nm. Samsung akan terus bekerjasama dengan syarikat semikonduktor global untuk menggunakan teknologi ini dalam generasi baharu cip berprestasi tinggi.  
    Ringkaskan  Teknologi pembungkusan canggihDalam artikel ini, kami menghuraikan 12 teknologi pembungkusan termaju arus perdana masa kini. Jadual berikut ialah perbandingan mendatar bagi teknologi pembungkusan termaju arus perdana ini.

Daripada perbandingan tersebut, kita dapat melihat bahawa kemunculan dan perkembangan pesat pembungkusan canggih terutamanya berlaku dalam tempoh 10 tahun yang lalu. Teknologi penyepaduannya terutamanya merangkumi 2D, 2.5D, 3D, 3D+2D, 3D+2.5D. Ketumpatan fungsi juga merangkumi rendah, sederhana, tinggi dan sangat tinggi. Bidang aplikasi merangkumi 5G, AI, peranti boleh pakai, peranti mudah alih, pelayan berprestasi tinggi, pengkomputeran berprestasi tinggi, kad grafik berprestasi tinggi dan bidang lain. Pengilang aplikasi utama termasuk pengeluar cip terkenal seperti TSMC, Intel dan SAMSUNG, yang juga mencerminkan trend penyepaduan pembungkusan canggih dan pembuatan cip.

Akhir sekali, mari kita ringkaskan: tujuan pembungkusan canggih adalah:

Meningkatkan ketumpatan fungsi, memendekkan panjang sambungan, meningkatkan prestasi sistem dan mengurangkan penggunaan kuasa keseluruhan.

Pembungkusan lanjutan juga mengemukakan keperluan baharu untuk alat EDA. Alat EDA perlu menyokong reka bentuk FIWLP, FOWLP, 2.5DTSV dan 3D TSV, serta reka bentuk berbilang substrat. Oleh kerana interposer silikon dan substrat pembungkusan (Substrat) sering disepadukan bersama dalam sesuatu produk, syarikat EDA utama telah melancarkan alat baharu untuk menyokong reka bentuk dan pengesahan pembungkusan lanjutan, termasuk Synopsys, Cadence, Siemens EDA (Mentor) yang terlibat secara aktif.

Rajah di bawah menunjukkan tangkapan skrin reka bentuk pembungkusan canggih alat Siemens EDA XPD. Reka bentuk ini merangkumi reka bentuk TSV 3D dan TSV 2.5D, Interposer, Substrat, FlipChip, Microbump, BGA dan elemen lain, yang diperincikan dan dicerminkan dengan tepat dalam alat EDA. Untuk kaedah reka bentuk terperinci pembungkusan canggih, sila rujuk buku baharu "Microsystems Based on SiP Technology" yang akan diterbitkan dalam masa terdekat.

Reka bentuk pembungkusan canggih yang tipikal (tangkapan skrin reka bentuk Siemens EDA XPD)

Penafian: Artikel ini diterbitkan semula daripada "SiP dan Teknologi Pembungkusan Termaju", yang menyokong perlindungan hak harta intelek. Sila nyatakan sumber asal dan pengarang cetakan semula. Jika terdapat sebarang pelanggaran, sila hubungi kami untuk memadamkannya.

Nombor telefon syarikat: +86-0755-83044319
Faks/FAKS: +86-0755-83975897
E-mel: 1615456225@qq.com
SQ: 3518641314 Pengurus Li

QQ: 332496225 Pengurus Qiu

Alamat: Bilik 809, Bangunan C, Bangunan Teknologi Zhantao, No. 1079 Minzhi Avenue, Daerah Baharu Longhua, Shenzhen