Esistono ragioni storiche per cui una tecnologia può diventare nota in un campo professionale relativamente ristretto, e ciò è inseparabile dalla promozione da parte di aziende rinomate. È stata Apple a far conoscere al grande pubblico la tecnologia SiP, ed è grazie a TSMC che il packaging avanzato ha potuto attirare l'attenzione di un pubblico più ampio. Apple ha affermato che il suo iWatch utilizza la tecnologia SiP, e da allora SiP è diventato ampiamente noto; TSMC ha affermato che, oltre alla tecnologia avanzata, è necessario impegnarsi anche nel packaging avanzato. Pertanto, il packaging avanzato è stato riconosciuto dal settore come importante quanto la tecnologia avanzata. Negli ultimi anni, le tecnologie di packaging avanzato hanno continuato a emergere, e nuovi termini sono spuntati uno dopo l'altro, il che può generare una certa confusione. Attualmente, si possono elencare almeno una dozzina di nomi relativi al packaging avanzato. Ad esempio: WLP (Wafer Level Package), FIWLP (Fan-in Wafer Level Package), FOWLP (Fan-Out Wafer Level Package), eWLB (embedded Wafer Level BallGrid Array), CSP (Chip Scale Package), WLCSP (Wafer Level Chip Scale Package), CoW (Chip on Wafer), WoW (Wafer on Wafer), FOPLP (Fan-Out Panel Level Package), InFO (Integrated Fan-Out), CoWoS (Chip-on-Wafer-on-Substrate), HBM (High-Bandwidth Memory), HMC (Hybrid MemoryCube), Wide-IO (Wide Input Output), EMIB (Embedded Multi-Die Interconnect Bridge), Foveros, Co-EMIB, ODI (Omni-Directional Interconnect), 3D IC, SoIC, X-Cube...ecc...queste sono tecnologie di packaging avanzate. Come distinguere e comprendere queste straordinarie tecnologie di packaging avanzate? Questo è ciò che questo articolo vuole comunicare ai lettori. Innanzitutto, per facilità di distinzione, suddividiamo gli imballaggi avanzati in due categorie:① Tecnologia di confezionamento avanzata basata sull'estensione del piano XYprincipalmente tramite RDL per l'estensione e l'interconnessione del segnale;② Tecnologia di confezionamento avanzata basata sull'estensione dell'asse Z, principalmente tramite TSV per l'estensione del segnale e l'interconnessione.  
   Basato sull'estensione del piano XY Tecnologia di confezionamento avanzata
 

Il piano XY qui si riferisce al wafer o al piano XY del chip. La caratteristica distintiva di questo tipo di package è l'assenza di un foro passante TSV (Through-Silicon Via). Il mezzo o la tecnologia di estensione del segnale è implementata principalmente attraverso lo strato RDL (Reverse Layer Deployment). Solitamente non è presente un substrato. Il cablaggio RDL è fissato al corpo in silicio del chip o su uno stampo aggiuntivo. Poiché il prodotto finale confezionato non ha un substrato, tali package sono relativamente sottili e sono attualmente ampiamente utilizzati negli smartphone.

1．FOWLP

Il FOWLP (Fan-out Wafer Level Package) è un tipo di WLP (Wafer Level Package), quindi dobbiamo prima capire cos'è il packaging a livello di wafer WLP.

Prima dell'avvento della tecnologia WLP, le fasi tradizionali del processo di confezionamento venivano eseguite principalmente dopo il taglio e la sezionatura del wafer. Il wafer veniva prima tagliato e sezionato, e poi confezionato in varie forme.

Il WLP (Wafer Level Packaging) è stato introdotto intorno al 2000. Esistono due tipologie: Fan-in e Fan-out. Il packaging a livello di wafer WLP si differenzia dal packaging tradizionale. Nel processo di packaging, la maggior parte delle operazioni consiste nella lavorazione del wafer, ovvero il packaging completo viene eseguito sul wafer stesso, che viene poi tagliato in fette. Poiché il taglio avviene dopo il packaging, le dimensioni del chip confezionato sono pressoché identiche a quelle del chip nudo, motivo per cui viene anche chiamato CSP (Chip Scale Package) o WLCSP (Wafer Level Chip Scale Packaging). Questo tipo di packaging si conforma alla tendenza del mercato verso prodotti elettronici di consumo leggeri, piccoli, compatti e sottili. La capacità e l'induttanza parassite sono relativamente basse, con conseguenti vantaggi in termini di costi contenuti e buona dissipazione del calore.

Inizialmente, WLP adottava principalmente il tipo Fan-in, che può essere chiamato Fan-in WLP o FIWLP. Viene utilizzato soprattutto in chip con area ridotta e un numero inferiore di pin.

Con il miglioramento della tecnologia dei circuiti integrati, l'area del chip si riduce e non è più possibile ospitare un numero sufficiente di pin. Pertanto, è stato sviluppato il formato di packaging Fan-Out WLP, noto anche come FOWLP, che sfrutta appieno lo spazio RDL per le connessioni esterne all'area del chip, consentendo così di ottenere un maggior numero di pin.

Nel processo FOWLP, poiché RDL e Bump devono essere portati alla periferia del chip nudo, il wafer del chip nudo deve essere prima tagliato e segmentato, e quindi i chip nudi indipendenti vengono riconfigurati nel processo del wafer. Sulla base di ciò, attraverso l'elaborazione in batch e l'interconnessione con cablaggio metallizzato, viene formato il package finale. Il processo di incapsulamento FOWLP è mostrato nella figura seguente.

FOWLP è supportato da molte aziende, e ciascuna azienda utilizza metodi di denominazione differenti. La figura seguente mostra le implementazioni di FOWLP fornite dalle principali aziende.

Sia che si utilizzi la configurazione Fan-in che Fan-out, la connessione tra il packaging a livello di wafer (WLP) e il PCB avviene tramite un chip flip-chip. Il lato attivo del chip è rivolto verso il basso, in direzione del circuito stampato, il che consente di ottenere il percorso elettrico più breve, garantendo maggiore velocità e minori effetti parassiti. Inoltre, grazie all'utilizzo del packaging batch, l'intero wafer può essere confezionato in un'unica soluzione, e la riduzione dei costi rappresenta un ulteriore vantaggio per il packaging a livello di wafer.  2．INFOInFO (Integrated Fan-out) è una tecnologia di packaging FOWLP avanzata sviluppata da TSMC nel 2017. Si tratta di un'integrazione del processo FOWLP e può essere intesa come l'integrazione di più processi Fan-Out per chip, mentre FOWLP si concentra sul processo di packaging Fan-Out in sé. InFO offre spazio per l'integrazione di più chip e può essere applicato al packaging di chip a radiofrequenza e wireless, processori e chip di banda base, processori grafici e chip di rete. La figura seguente mostra un diagramma comparativo tra FIWLP, FOWLP e InFO.

Nei primi anni, i processori per iPhone di Apple sono stati prodotti da Samsung, ma TSMC ha ricevuto ordini per due generazioni di processori per iPhone, a partire dall'Apple A11. Uno dei fattori chiave è la nuova tecnologia di packaging InFO di TSMC, che consente l'interconnessione diretta dei chip, riducendo lo spessore e liberando spazio prezioso per batterie o altri componenti.

Apple ha iniziato a utilizzare il packaging InFO con l'iPhone 7 e continuerà a farlo. Anche iPhone 8, iPhone X e altri marchi di telefoni cellulari in futuro adotteranno questa tecnologia. L'unione tra Apple e TSMC ha cambiato lo scenario applicativo della tecnologia FOWLP e consentirà al mercato di accettarla gradualmente e di applicarla su larga scala.  3．FOPLPIl packaging a livello di pannello FOPLP (Fan-out Panel Level Package) si basa sulle idee e sulla tecnologia del FOWLP, ma utilizza un pannello più grande, consentendo così la produzione in serie di prodotti confezionati con una superficie diverse volte superiore a quella dei wafer di silicio da 300 mm. La tecnologia FOPLP è un'estensione della tecnologia FOWLP. Esegue il processo Fan-Out su una scheda di supporto quadrata più grande, da cui il nome di tecnologia di packaging FOPLP. La scheda di supporto del pannello può essere una scheda PCB o una scheda di supporto in vetro per pannelli LCD. Attualmente, il FOPLP utilizza una scheda PCB da 24-18 pollici (610-457 mm), la cui area è circa 4 volte quella di un wafer di silicio da 300 mm. Pertanto, può essere considerato un singolo processo in grado di produrre in serie prodotti di packaging avanzati con una superficie 4 volte maggiore rispetto a un wafer di silicio da 300 mm. Come il processo FOWLP, la tecnologia FOPLP può integrare i processi front-end e back-end del packaging. Può essere considerato un processo di packaging unico, riducendo significativamente i costi di produzione e dei materiali. L'immagine sottostante mostra il confronto tra FOWLP e FOPLP.

La tecnologia FOPLP utilizza la produzione di PCB per realizzare RDL. La larghezza e la spaziatura delle linee sono attualmente superiori a 10 µm. Utilizza apparecchiature SMT per il montaggio di chip e componenti passivi. Poiché l'area del pannello è molto più ampia rispetto all'area del wafer, è possibile confezionare un maggior numero di prodotti contemporaneamente. Rispetto alla tecnologia FOWLP, la FOPLP offre un vantaggio in termini di costi. Attualmente, le principali aziende di packaging a livello mondiale, tra cui Samsung Electronics e ASE, stanno investendo attivamente nella tecnologia di processo FOPLP.  4．EMIBIntel ha proposto e sta applicando attivamente la tecnologia di packaging avanzato EMIB (Embedded Multi-Die Interconnect Bridge), un bridge di interconnessione multi-chip integrato. A differenza dei tre packaging avanzati descritti in precedenza, EMIB è un packaging basato su substrato. Poiché EMIB non utilizza TSV (Through-Silicon Via), è classificato anche come tecnologia di packaging avanzato basata sull'estensione del piano XY. Il concetto di EMIB è simile al packaging 2.5D basato su interposer di silicio, che consiste in un'interconnessione locale ad alta densità attraverso wafer di silicio. Rispetto al packaging tradizionale da 2.5 pollici, la tecnologia EMIB offre i vantaggi di una resa di packaging normale, non richiede processi aggiuntivi e presenta una progettazione più semplice grazie all'assenza di TSV. I chip SoC tradizionali, CPU, GPU, controller di memoria e controller I/O possono essere prodotti utilizzando un solo processo. Con la tecnologia EMIB, CPU e GPU hanno requisiti di processo più elevati e possono utilizzare un processo a 10 nm. L'unità I/O e l'unità di comunicazione possono utilizzare un processo a 14 nm, mentre la parte di memoria può utilizzare un processo a 22 nm. Grazie alla tecnologia di packaging avanzata EMIB, è possibile integrare tre diversi processi in un unico processore. L'immagine seguente mostra uno schema di EMIB.    

Rispetto agli interposer in silicio, i wafer di silicio EMIB sono più piccoli, più flessibili e più economici. La tecnologia di packaging EMIB consente di integrare CPU, I/O, GPU e persino FPGA, chip AI e altri componenti, a seconda delle necessità. È in grado di integrare chip a 10 nm, 14 nm, 22 nm e altri processi produttivi in ​​un unico chip, per soddisfare le esigenze di un mercato flessibile.

Grazie alla tecnologia EMIB, la piattaforma KBL-G integra processori Intel Core e GPU AMD Radeon RX Vega M. Combina le potenti capacità di calcolo dei processori Intel con le eccellenti capacità grafiche delle GPU AMD, offrendo al contempo un'ottima esperienza di raffreddamento. Questo chip ha fatto la storia, portando l'esperienza utente a un livello superiore.

   Basato sull'estensione dell'asse Z Tecnologia di confezionamento avanzata  

La tecnologia di packaging avanzata basata sull'estensione dell'asse Z utilizza principalmente i TSV (Through-Silicon Via) per l'estensione e l'interconnessione dei segnali. I TSV possono essere suddivisi in TSV 2.5D e TSV 3D. Grazie alla tecnologia TSV, è possibile impilare e interconnettere verticalmente più chip.

Nella tecnologia TSV 3D, i chip sono molto vicini tra loro, quindi il ritardo è ridotto. Inoltre, la lunghezza ridotta dell'interconnessione può ridurre gli effetti parassiti correlati, consentendo al dispositivo di funzionare a frequenze più elevate, il che si traduce in miglioramenti delle prestazioni e maggiori riduzioni dei costi. La tecnologia TSV è una tecnologia chiave per il packaging tridimensionale. Istituti di ricerca, tra cui produttori di semiconduttori integrati, fonderie di circuiti integrati, fonderie di packaging, sviluppatori di tecnologie emergenti, università e istituti di ricerca e alleanze tecnologiche, hanno condotto diverse attività di ricerca e sviluppo sui processi TSV. Inoltre, è importante notare che, sebbene la tecnologia di packaging avanzata basata sull'estensione dell'asse Z esegua principalmente l'estensione del segnale e l'interconnessione tramite TSV, anche RDL è indispensabile. Ad esempio, se i TSV dei chip superiore e inferiore non possono essere allineati, è necessaria un'interconnessione locale tramite RDL.    5．CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) è una tecnologia di packaging 2.5D lanciata da TSMC. CoWoS prevede il packaging del chip su una scheda adattatrice in silicio (interposer), l'utilizzo di un cablaggio ad alta densità sulla scheda adattatrice in silicio per l'interconnessione e il successivo montaggio sul substrato di packaging, come mostrato nella figura seguente.

Sia CoWoS che il già citato InFO sono prodotti da TSMC. CoWoS utilizza un interposer in silicio, a differenza di InFO. CoWoS è destinato al mercato di fascia alta, con un numero relativamente elevato di connessioni e dimensioni del package considerevoli. InFO, invece, è pensato per il mercato dei prodotti economici, con dimensioni del package e numero di connessioni inferiori.

TSMC ha avviato la produzione di massa di CoWoS nel 2012. Grazie a questa tecnologia, più chip vengono assemblati e interconnessi tramite un interposer di silicio ad alta densità, ottenendo i vantaggi di dimensioni ridotte, elevate prestazioni, basso consumo energetico e un numero inferiore di pin.

La tecnologia CoWoS è ampiamente utilizzata. Il chip GP100 di Nvidia e il TPU2.0 di Google, alla base di AlphaGo che ha sconfitto Ke Jie, utilizzano entrambi la tecnologia CoWoS. Anche l'intelligenza artificiale (IA) beneficia del contributo di CoWoS. Attualmente, CoWoS ha ricevuto il supporto di produttori di chip di fascia alta come NVIDIA, AMD, Google, XilinX e Huawei HiSilicon.

6．HBMHBM (High-Bandwidth Memory) è una memoria ad alta larghezza di banda, destinata principalmente al mercato delle schede grafiche di fascia alta. HBM utilizza le tecnologie 3D TSV e 2.5D TSV per impilare più chip di memoria tramite 3D TSV e 2.5D TSV per interconnettere i chip di memoria impilati e le GPU sulla scheda di supporto. La figura seguente mostra uno schema della tecnologia HBM.

Attualmente, la memoria HBM ha tre versioni: HBM, HBM2 e HBM2E, con larghezze di banda rispettivamente di 128 GBps/Stack, 256 GBps/Stack e 307 GBps/Stack. La più recente, HBM3, è ancora in fase di sviluppo. Lo standard HBM è promosso da AMD, NVIDIA e Hynix. AMD è stata la prima a utilizzare lo standard HBM nella sua scheda grafica di punta, con una larghezza di banda di memoria fino a 512 GBps. NVIDIA ha seguito l'esempio, utilizzando lo standard HBM per raggiungere una larghezza di banda di memoria di 1 TBps. Rispetto alla DDR5, le prestazioni della HBM sono migliorate di oltre 3 volte, mentre il consumo energetico è ridotto del 50%.  7．HMCHMC (Hybrid Memory Cube) è un cubo di storage ibrido, il cui standard è promosso principalmente da Micron, e il cui mercato di riferimento è quello dei server di fascia alta, in particolare per le architetture multiprocessore. HMC utilizza chip DRAM impilati per ottenere una maggiore larghezza di banda della memoria. Inoltre, HMC integra il controller di memoria nel package dello stack DRAM tramite la tecnologia di integrazione 3D TSV. La figura seguente mostra uno schema della tecnologia HMC.

Confrontando HBM e HMC, possiamo notare che sono molto simili. Entrambi i chip DRAM sono impilati e interconnessi tramite TSV 3D, e al di sotto si trovano i chip di controllo logico. La differenza tra i due è che HBM è interconnessa tramite Interposer e GPU, mentre HMC è installata direttamente sul substrato, senza Interposer e TSV 2.5D intermedi. Nello stack HMC, il diametro dei TSV 3D è di circa 5-6 µm e il loro numero supera i 2000. I chip DRAM sono solitamente assottigliati a 50 µm e i chip sono collegati tramite MicroBump da 20 µm. In passato, i controller di memoria erano integrati nel processore, quindi nei server di fascia alta, quando era necessario utilizzare un gran numero di moduli di memoria, la progettazione del controller di memoria era molto complessa. Ora che il controller di memoria è integrato nel modulo di memoria, la progettazione del controller di memoria è notevolmente semplificata. Inoltre, HMC utilizza un'interfaccia seriale ad alta velocità (SerDes) per implementare un'interfaccia ad alta velocità, adatta a situazioni in cui il processore e la memoria sono distanti tra loro.  8．IO ampioLa tecnologia di input/output a banda larga Wide-IO (Wide Input Output), promossa principalmente da Samsung, ha raggiunto la seconda generazione e può raggiungere una larghezza di interfaccia di memoria fino a 512 bit. La frequenza operativa dell'interfaccia di memoria può arrivare fino a 1 GHz, con una larghezza di banda totale di 68 GB/s, il doppio rispetto all'interfaccia DDR4 (34 GB/s). La tecnologia Wide-IO si basa sull'impilamento dei chip di memoria sui chip logici. I chip di memoria sono collegati ai chip logici e al substrato tramite TSV 3D, come mostrato nella figura seguente.

Wide-IO sfrutta i vantaggi del packaging a impilamento verticale dell'architettura TSV, che consente di creare memorie mobili con caratteristiche di velocità, capacità e consumo energetico adatte a dispositivi come smartphone, tablet e console portatili. Il suo mercato di riferimento principale è costituito da dispositivi mobili che richiedono un basso consumo energetico.  9．FoverosOltre al packaging avanzato EMIB introdotto in precedenza, Intel ha lanciato anche la tecnologia attiva onboard Foveros. Nella presentazione della tecnologia Intel, Foveros viene definita come uno stack di chip eterogeneo 3D faccia a faccia per l'integrazione eterogenea, ovvero uno stack di chip integrato eterogeneo tridimensionale faccia a faccia. La differenza tra EMIB e Foveros risiede nel fatto che la prima è una tecnologia di packaging 2D, mentre la seconda è una tecnologia di stacking 3D. Rispetto al metodo di packaging EMIB 2D, Foveros è più adatto a prodotti di piccole dimensioni o a prodotti con requisiti di larghezza di banda di memoria più elevati. In realtà, non ci sono grandi differenze tra EMIB e Foveros in termini di prestazioni e funzioni dei chip. Entrambi integrano chip con specifiche e funzioni diverse per svolgere ruoli differenti. Tuttavia, in termini di dimensioni e consumo energetico, emergono i vantaggi dello stacking 3D di Foveros. La potenza di ogni bit di dati trasmesso da Foveros è molto bassa. La tecnologia Foveros si basa sulla riduzione della spaziatura dei bump, sull'aumento della densità e sulla tecnologia di stacking dei chip. La figura seguente mostra lo schema a blocchi della tecnologia di confezionamento 3D di Foveros.

LakeField, il primo chip per schede madri con tecnologia Foveros 3D stacked, integra un processore Ice Lake a 10 nm e un core a 22 nm. Offre funzionalità complete per PC, pur avendo le dimensioni di pochi centesimi. Sebbene Foveros rappresenti una tecnologia di packaging 3D più avanzata, non sostituisce EMIB. Intel integrerà le due tecnologie nelle successive fasi di produzione.  10．Co-EMIB（Foveros + EMIB）Co-EMIB è una combinazione di EMIB e Foveros. EMIB è principalmente responsabile delle connessioni orizzontali, consentendo di unire chip con core diversi come in un puzzle. Foveros, invece, si impila verticalmente, proprio come nella costruzione di un grattacielo. Ogni piano può avere una configurazione completamente diversa. Ad esempio, il primo piano può essere una palestra, il secondo un edificio per uffici e il terzo un appartamento. La tecnologia di packaging che combina EMIB e Foveros si chiama Co-EMIB ed è un metodo di produzione di chip più flessibile che consente di unire i chip orizzontalmente durante l'impilamento. Pertanto, questa tecnologia permette di unire più chip Foveros 3D tramite EMIB per creare un sistema di chip più grande. L'immagine seguente mostra uno schema della tecnologia Co-EMIB.

La tecnologia di packaging Co-EMIB può offrire prestazioni paragonabili a quelle di un singolo chip. La chiave per raggiungere questo risultato è la tecnologia di interconnessione omnidirezionale ODI (Omni-Directional Interconnect). ODI si presenta in due diverse tipologie. Oltre alle connessioni a "ascensore" che collegano i diversi strati, esistono anche i collegamenti "overpass" che uniscono diverse strutture tridimensionali, nonché i "mezzani" tra gli strati, consentendo alle diverse combinazioni di chip di avere un'elevatissima flessibilità. La tecnologia di packaging ODI permette ai chip di realizzare interconnessioni sia orizzontali che verticali.

Co-EMIB utilizza un nuovo metodo di packaging 3D + 2D per rivoluzionare la progettazione dei chip, passando dal concetto di puzzle piatto del passato a quello di blocchi impilabili. Pertanto, oltre a architetture di calcolo rivoluzionarie come il calcolo quantistico, si può affermare che Co-EMIB rappresenta la migliore pratica per il mantenimento e l'evoluzione dell'architettura e dell'ecosistema di calcolo esistenti.

11．SoIC

SoIC, noto anche come TSMC-SoIC, è una nuova tecnologia proposta da TSMC - System-on-Integrated-Chips. Si prevede che la tecnologia SoIC di TSMC entrerà in produzione di massa nel 2021. Cos'è esattamente SoIC? Il cosiddetto SoIC è un'innovativa tecnologia multi-chip stack in grado di integrare processi a livello di wafer al di sotto dei 10 nanometri. La caratteristica più distintiva di questa tecnologia è la struttura di incollaggio senza bump, che si traduce in una maggiore densità di integrazione e migliori prestazioni operative. SoIC comprende due forme tecniche: CoW (Chip-on-wafer) e WoW (Wafer-on-wafer). Secondo la descrizione di TSMC, SoIC è una tecnologia di incollaggio diretto (Bonding) da wafer WoW a wafer o da chip CoW a wafer, che appartiene alla tecnologia Front-End 3D (FE 3D), mentre le già citate InFO e CoWoS appartengono alla tecnologia Back-End 3D (BE 3D). TSMC e Siemens EDA (Mentor) collaborano sulla tecnologia SoIC e lanciano strumenti di progettazione e verifica correlati. La figura seguente confronta l'integrazione di circuiti integrati 3D e SoIC.

Nello specifico, i processi di produzione di SoIC e 3D IC sono in qualche modo simili. La chiave per SoIC è ottenere una struttura di giunzione senza bump, e la sua densità di TSV è anche superiore a quella dei tradizionali 3D IC. L'interconnessione tra i chip multistrato è realizzata direttamente tramite TSV estremamente piccoli. Come mostrato nella figura precedente, si tratta di un confronto tra la densità di TSV e le dimensioni dei bump nei 3D IC e nei SoIC. Si può notare che la densità di TSV di SoIC è molto più alta di quella dei 3D IC. Allo stesso tempo, l'interconnessione tra i suoi chip utilizza anche la tecnologia di incollaggio diretto senza bump. La spaziatura dei chip è minore e la densità di integrazione è maggiore. Pertanto, i suoi prodotti hanno anche una densità funzionale maggiore rispetto ai tradizionali 3D IC.  12．X-CuboX-Cube (eXtended-Cube) è una tecnologia di integrazione 3D annunciata da Samsung che consente di integrare più memoria in uno spazio ridotto e di accorciare la distanza di trasmissione del segnale tra le unità. X-Cube trova applicazione in processi che richiedono elevate prestazioni e larghezza di banda, come il 5G, l'intelligenza artificiale e i dispositivi indossabili o mobili, nonché in applicazioni che necessitano di un'elevata potenza di calcolo. X-Cube utilizza la tecnologia TSV per impilare la SRAM sopra le celle logiche, consentendo di integrare più memoria in uno spazio più piccolo. Come si può notare dalla dimostrazione della tecnologia X-Cube, a differenza del precedente packaging parallelo 2D di più chip, il packaging 3D di X-Cube™ permette di impilare e confezionare più chip, rendendo la struttura finale del chip più compatta. La tecnologia TSV viene utilizzata per connettere i chip, riducendo il consumo energetico e aumentando la velocità di trasmissione. Questa tecnologia troverà applicazione nei settori più all'avanguardia come il 5G, l'IA, la realtà aumentata, l'HPC, i chip per dispositivi mobili e la realtà virtuale.

La tecnologia X-Cube riduce significativamente la distanza di trasmissione del segnale tra i chip, aumenta la velocità di trasmissione dei dati, diminuisce il consumo energetico e consente inoltre di personalizzare la larghezza di banda e la densità della memoria in base alle esigenze del cliente. Attualmente, la tecnologia X-Cube supporta già i processi a 7 nm e 5 nm. Samsung continuerà a collaborare con le aziende di semiconduttori globali per implementare questa tecnologia nella nuova generazione di chip ad alte prestazioni.  
    Riassumere  Tecnologia di confezionamento avanzataIn questo articolo descriviamo 12 delle tecnologie di packaging avanzato più diffuse al giorno d'oggi. La tabella seguente confronta orizzontalmente queste tecnologie.

Dal confronto, possiamo osservare che l'emergere e il rapido sviluppo del packaging avanzato si sono verificati principalmente negli ultimi 10 anni. La sua tecnologia di integrazione comprende principalmente 2D, 2.5D, 3D, 3D+2D e 3D+2.5D. Anche la densità funzionale include livelli basso, medio, alto ed estremamente alto. I campi di applicazione comprendono 5G, intelligenza artificiale, dispositivi indossabili, dispositivi mobili, server ad alte prestazioni, calcolo ad alte prestazioni, schede grafiche ad alte prestazioni e altri settori. I principali produttori di applicazioni includono noti produttori di chip come TSMC, Intel e Samsung, il che riflette anche la tendenza all'integrazione tra packaging avanzato e produzione di chip.

In conclusione, riassumiamo: lo scopo del packaging avanzato è:

Migliorare la densità funzionale, ridurre la lunghezza delle interconnessioni, migliorare le prestazioni del sistema e diminuire il consumo energetico complessivo.

Il packaging avanzato impone nuovi requisiti anche agli strumenti EDA. Questi strumenti devono supportare la progettazione FIWLP, FOWLP, 2.5DTSV e 3D TSV, nonché la progettazione multi-substrato. Poiché l'interposer in silicio e il substrato di packaging (Substrate) sono spesso integrati in un unico prodotto, le principali aziende EDA hanno lanciato nuovi strumenti per supportare la progettazione e la verifica del packaging avanzato, tra cui Synopsys, Cadence e Siemens EDA (Mentor), che è attivamente coinvolta.

La figura seguente mostra uno screenshot della progettazione avanzata del packaging realizzata con lo strumento Siemens EDA XPD. Il progetto include TSV 3D e TSV 2.5D, interposer, substrato, flip-chip, microbump, BGA e altri elementi, che sono riprodotti in dettaglio e con precisione nello strumento EDA. Per i metodi di progettazione dettagliati del packaging avanzato, si prega di fare riferimento al nuovo libro "Microsystems Based on SiP Technology" di prossima pubblicazione.

Esempio di progettazione avanzata di packaging (screenshot del progetto Siemens EDA XPD)

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