Có những lý do lịch sử khiến một công nghệ có thể trở nên nổi tiếng từ một lĩnh vực chuyên môn tương đối hẹp, và điều đó cũng không thể tách rời khỏi sự quảng bá của các công ty nổi tiếng. Chính Apple đã đưa công nghệ SiP đến với công chúng, và chính nhờ TSMC mà công nghệ đóng gói tiên tiến mới thu hút được sự chú ý rộng rãi của công chúng. Apple tuyên bố rằng iWatch của họ sử dụng công nghệ SiP, và từ đó SiP được biết đến rộng rãi; TSMC cho biết ngoài công nghệ tiên tiến, họ cũng cần phải tham gia vào lĩnh vực đóng gói tiên tiến. Do đó, công nghệ đóng gói tiên tiến được ngành công nghiệp đánh giá là quan trọng không kém gì công nghệ tiên tiến. Trong những năm gần đây, các công nghệ đóng gói tiên tiến liên tục xuất hiện, và các thuật ngữ mới liên tục được đưa ra, điều này khá khó hiểu. Hiện nay, có ít nhất hàng tá tên gọi liên quan đến công nghệ đóng gói tiên tiến có thể được liệt kê. Ví dụ: WLP (Wafer Level Package), FIWLP (Fan-in Wafer Level Package), FOWLP (Fan-Out Wafer Level Package), eWLB (embedded Wafer Level BallGrid Array), CSP (Chip Scale Package), WLCSP (Wafer Level Chip Scale Package), CoW (Chip on Wafer), WoW (Wafer on Wafer), FOPLP (Fan-Out Panel Level Package), InFO (Integrated Fan-Out), CoWoS (Chip-on-Wafer-on-Substrate), HBM (High-Bandwidth Memory), HMC (Hybrid MemoryCube), Wide-IO (Wide Input Output), EMIB (Embedded Multi-Die Interconect Bridge), Foveros, Co-EMIB, ODI (Omni-Directional Interconnect), 3D IC, SoIC, X-Cube...v.v... đây là những công nghệ đóng gói tiên tiến. Làm thế nào để phân biệt và hiểu được những công nghệ đóng gói tiên tiến tuyệt vời này? Bài viết này muốn giải thích điều đó cho độc giả. Đầu tiên, để dễ phân biệt, chúng tôi chia bao bì tiên tiến thành hai loại:① Công nghệ đóng gói tiên tiến dựa trên sự mở rộng mặt phẳng XYChủ yếu thông qua RDL để mở rộng và kết nối tín hiệu;② Công nghệ đóng gói tiên tiến dựa trên sự mở rộng trục ZChủ yếu thông qua TSV để mở rộng tín hiệu và kết nối.  
   Dựa trên sự mở rộng mặt phẳng XY Công nghệ đóng gói tiên tiến
 

Mặt phẳng XY ở đây đề cập đến tấm bán dẫn hoặc mặt phẳng XY của chip. Đặc điểm nổi bật của loại bao bì này là không có lỗ xuyên silicon TSV. Phương tiện hoặc công nghệ mở rộng tín hiệu chủ yếu được thực hiện thông qua lớp RDL. Thông thường không có chất nền. Dây dẫn RDL được gắn vào thân silicon của chip hoặc trên lớp đúc bổ sung. Vì sản phẩm đóng gói cuối cùng không có chất nền, nên các loại bao bì này tương đối mỏng và hiện đang được sử dụng rộng rãi trong điện thoại thông minh.

1．FOWLP

FOWLP (Fan-out Wafer Level Package) là một loại WLP (Wafer Level Package), vì vậy trước tiên chúng ta cần hiểu về đóng gói cấp độ wafer WLP.

Trước khi công nghệ WLP ra đời, các bước trong quy trình đóng gói truyền thống chủ yếu được thực hiện sau khi cắt và xẻ chip. Tấm wafer được cắt và xẻ nhỏ trước, sau đó được đóng gói thành nhiều hình dạng khác nhau.

Công nghệ WLP (Wafer Level Packaging) ra đời khoảng năm 2000. Có hai loại: Fan-in (đầu vào) và Fan-out (đầu ra). Đóng gói cấp độ wafer WLP khác với đóng gói truyền thống. Trong quá trình đóng gói, phần lớn công đoạn là thao tác trên wafer, tức là toàn bộ quá trình đóng gói (Packaging) được thực hiện trên wafer, và sau khi hoàn tất đóng gói, wafer được cắt thành từng lát. Vì được cắt thành từng mảnh sau khi đóng gói xong, kích thước của chip đã đóng gói gần như giống với kích thước của chip trần, nên nó còn được gọi là CSP (Chip Scale Package) hoặc WLCSP (Wafer Level Chip Scale Packaging). Loại đóng gói này phù hợp với xu hướng thị trường về các sản phẩm điện tử tiêu dùng nhẹ, nhỏ, ngắn và mỏng. Điện dung và điện cảm ký sinh tương đối nhỏ, và nó có ưu điểm là chi phí thấp và khả năng tản nhiệt tốt.

Ban đầu, WLP chủ yếu sử dụng kiểu Fan-in, có thể gọi là Fan-in WLP hoặc FIWLP. Nó chủ yếu được sử dụng trong các chip có diện tích nhỏ và ít chân.

Khi công nghệ IC ngày càng được cải tiến, diện tích chip thu nhỏ lại, và diện tích chip không thể chứa đủ số lượng chân kết nối. Do đó, dạng đóng gói Fan-Out WLP, hay còn gọi là FOWLP, ra đời, tận dụng tối đa RDL cho các kết nối bên ngoài khu vực chip để có được nhiều chân hơn.

Trong quy trình FOWLP, vì RDL và Bump cần được dẫn ra ngoại vi của chip trần, nên trước tiên cần phải cắt và phân đoạn tấm wafer chip trần, sau đó các chip trần độc lập được cấu hình lại trong quy trình xử lý wafer. Dựa trên điều này, thông qua xử lý hàng loạt và kết nối dây dẫn mạ kim loại, gói sản phẩm cuối cùng được hình thành. Quy trình đóng gói FOWLP được thể hiện trong hình dưới đây.

FOWLP được nhiều công ty hỗ trợ, và mỗi công ty lại có cách đặt tên khác nhau. Hình dưới đây minh họa các tên gọi FOWLP do các công ty lớn cung cấp.

Dù sử dụng Fan-in hay Fan-out, kết nối giữa bao bì cấp wafer WLP và PCB đều ở dạng chip lật. Mặt hoạt động của chip hướng xuống phía bảng mạch in, giúp đạt được đường dẫn điện ngắn nhất, đồng thời đảm bảo tốc độ cao hơn và ít ảnh hưởng ký sinh hơn. Mặt khác, nhờ sử dụng đóng gói theo lô, toàn bộ wafer có thể được đóng gói cùng một lúc, và việc giảm chi phí là một động lực khác cho bao bì cấp wafer.  2．THÔNG TINInFO (Integrated Fan-out) là một công nghệ đóng gói FOWLP tiên tiến được TSMC phát triển vào năm 2017. Nó là sự tích hợp của quy trình FOWLP và có thể được hiểu là sự tích hợp của nhiều quy trình Fan-Out chip, trong khi FOWLP tập trung vào chính quy trình đóng gói Fan-Out. InFO tạo không gian cho việc tích hợp nhiều chip và có thể được áp dụng cho việc đóng gói các chip tần số vô tuyến và không dây, chip xử lý và chip băng tần cơ sở, bộ xử lý đồ họa và chip mạng. Hình dưới đây là sơ đồ so sánh giữa FIWLP, FOWLP và InFO.

Những năm đầu, bộ vi xử lý iPhone của Apple được sản xuất bởi Samsung, nhưng TSMC đã nhận đơn đặt hàng cho hai thế hệ bộ vi xử lý iPhone, bắt đầu với Apple A11. Một trong những yếu tố then chốt là công nghệ đóng gói InFO mới của TSMC, cho phép các chip được kết nối trực tiếp với nhau, giảm độ dày và giải phóng không gian quý giá cho pin hoặc các bộ phận khác.

Apple bắt đầu sử dụng công nghệ đóng gói InFO với iPhone 7 và sẽ tiếp tục sử dụng nó. iPhone 8, iPhone X và các thương hiệu điện thoại di động khác trong tương lai cũng sẽ bắt đầu sử dụng công nghệ này. Sự hợp tác giữa Apple và TSMC đã thay đổi tình trạng ứng dụng của công nghệ FOWLP và sẽ cho phép thị trường dần chấp nhận và ứng dụng rộng rãi công nghệ đóng gói FOWLP (InFO).  3．FOPLPCông nghệ đóng gói cấp độ tấm FOPLP (Fan-out Panel Level Package) dựa trên ý tưởng và công nghệ của FOWLP, nhưng sử dụng tấm nền lớn hơn, do đó có thể sản xuất hàng loạt sản phẩm đóng gói với kích thước lớn hơn nhiều lần so với chip silicon 300 mm. Công nghệ FOPLP là sự mở rộng của công nghệ FOWLP. Nó thực hiện quy trình Fan-Out trên một bo mạch chủ vuông lớn hơn, vì vậy nó được gọi là công nghệ đóng gói FOPLP. Bo mạch chủ có thể là bo mạch PCB hoặc bo mạch kính cho tấm LCD. Hiện nay, FOPLP sử dụng bo mạch PCB 24-18 inch (610-457 mm), có diện tích gấp khoảng 4 lần so với wafer silicon 300 mm. Do đó, nó có thể được coi đơn giản là một quy trình duy nhất có thể sản xuất hàng loạt các sản phẩm đóng gói tiên tiến có kích thước gấp 4 lần wafer silicon 300 mm. Giống như quy trình FOWLP, công nghệ FOPLP có thể tích hợp các quy trình đầu vào và đầu ra của việc đóng gói. Nó có thể được coi là một quy trình đóng gói một lần, do đó có thể giảm đáng kể chi phí sản xuất và vật liệu. Hình ảnh bên dưới cho thấy sự so sánh giữa FOWLP và FOPLP.

Công nghệ FOPLP sử dụng công nghệ sản xuất PCB để tạo ra RDL. Độ rộng đường kẻ và khoảng cách giữa các đường kẻ hiện nay lớn hơn 10µm. Công nghệ này sử dụng thiết bị SMT để gắn chip và các linh kiện thụ động. Do diện tích bảng mạch lớn hơn nhiều so với diện tích wafer, nên có thể đóng gói nhiều sản phẩm hơn cùng một lúc. So với FOWLP, FOPLP có lợi thế về chi phí lớn hơn. Hiện nay, các công ty đóng gói lớn trên thế giới, bao gồm Samsung Electronics và ASE, đang tích cực đầu tư vào công nghệ xử lý FOPLP.  4．EMIBEMIB (Embedded Multi-Die Interconnect Bridge) embedded multi-chip interconnect bridge advanced packaging technology was proposed and actively applied by Intel. Different from the three advanced packages described previously, EMIB is a substrate-based package. Because EMIB does not have TSV, it is also classified as an advanced packaging technology based on XY plane extension. The EMIB concept is similar to 2.5D packaging based on silicon interposers, which is local high-density interconnection through silicon wafers. Compared with traditional 2.5-inch packaging, EMIB technology has the advantages of normal packaging yield, no need for additional processes, and simple design because there is no TSV. Traditional SoC chips, CPU, GPU, memory controller and IO controller can only be manufactured using one process. Using EMIB technology, CPU and GPU have high process requirements and can use 10nm process. IO unit and communication unit can use 14nm process, and the memory part can use 22nm process. Using EMIB advanced packaging technology, three different processes can be integrated into one processor. The picture below is a schematic diagram of EMIB.    

Compared with silicon interposers, EMIB silicon wafers are smaller, more flexible, and more economical. EMIB packaging technology can package CPU, IO, GPU and even FPGA, AI and other chips together as needed. It can package chips of 10nm, 14nm, 22nm and other different processes together into a single chip to meet the needs of flexible business.

Thông qua EMIB, nền tảng KBL-G tích hợp bộ xử lý Intel Core và GPU AMD Radeon RX Vega M. Nó kết hợp khả năng tính toán mạnh mẽ của bộ xử lý Intel với khả năng đồ họa xuất sắc của GPU AMD, đồng thời mang lại trải nghiệm làm mát tuyệt vời. Con chip này đã làm nên lịch sử và nâng trải nghiệm sản phẩm lên một tầm cao mới.

   Dựa trên sự mở rộng trục Z Công nghệ đóng gói tiên tiến  

Công nghệ đóng gói tiên tiến dựa trên mở rộng trục Z chủ yếu sử dụng TSV để mở rộng tín hiệu và kết nối. TSV có thể được chia thành TSV 2.5D và TSV 3D. Thông qua công nghệ TSV, nhiều chip có thể được xếp chồng lên nhau theo chiều dọc và kết nối với nhau.

Trong công nghệ TSV 3D, các chip nằm rất gần nhau, do đó độ trễ sẽ giảm. Ngoài ra, chiều dài kết nối được rút ngắn có thể giảm thiểu các hiệu ứng ký sinh liên quan, cho phép thiết bị hoạt động ở tần số cao hơn, dẫn đến cải thiện hiệu năng và giảm chi phí đáng kể. Công nghệ TSV là công nghệ then chốt cho đóng gói ba chiều. Các viện nghiên cứu bao gồm các nhà sản xuất bán dẫn tích hợp, các xưởng sản xuất mạch tích hợp, các xưởng đóng gói, các nhà phát triển công nghệ mới nổi, các trường đại học và viện nghiên cứu, và các liên minh công nghệ đã tiến hành nhiều nghiên cứu và phát triển về quy trình TSV. Thêm vào đó, người đọc cần lưu ý rằng mặc dù công nghệ đóng gói tiên tiến dựa trên mở rộng trục Z chủ yếu thực hiện mở rộng tín hiệu và kết nối thông qua TSV, nhưng RDL cũng không thể thiếu. Ví dụ, nếu các TSV của chip trên và chip dưới không thể được căn chỉnh, thì cần phải có kết nối cục bộ thông qua RDL.    5．CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) là công nghệ đóng gói 2.5D được TSMC ra mắt. CoWoS đóng gói chip lên một bo mạch chuyển đổi silicon (interposer), sử dụng hệ thống dây dẫn mật độ cao trên bo mạch chuyển đổi silicon để kết nối, sau đó lắp đặt nó lên chất nền đóng gói, như hình dưới đây.

Cả CoWoS và InFO đã đề cập trước đó đều đến từ TSMC. CoWoS có lớp trung gian bằng silicon, nhưng InFO thì không. CoWoS hướng đến thị trường cao cấp, với số lượng kết nối và kích thước gói tương đối lớn. InFO hướng đến thị trường tiết kiệm chi phí, với kích thước gói nhỏ hơn và số lượng kết nối ít hơn.

TSMC bắt đầu sản xuất hàng loạt CoWoS vào năm 2012. Thông qua công nghệ này, nhiều chip được đóng gói cùng nhau và kết nối với nhau bằng chất kết dính silicon mật độ cao, đạt được hiệu quả về kích thước gói nhỏ, hiệu năng cao, tiêu thụ điện năng thấp và ít chân kết nối hơn.

Công nghệ CoWoS được sử dụng rộng rãi. GP100 của Nvidia và chip TPU2.0 của Google, chip đứng sau AlphaGo đã đánh bại Ke Jie, đều sử dụng công nghệ CoWoS. Trí tuệ nhân tạo (AI) cũng có những đóng góp từ CoWoS. Hiện nay, CoWoS đã nhận được sự hỗ trợ từ các nhà sản xuất chip cao cấp như NVIDIA, AMD, Google, XilinX và Huawei HiSilicon.

6．HBMHBM (High-Bandwidth Memory) là bộ nhớ băng thông cao, chủ yếu nhắm đến thị trường card đồ họa cao cấp. HBM sử dụng công nghệ 3D TSV và 2.5D TSV để xếp chồng nhiều chip nhớ với nhau thông qua 3D TSV, và sử dụng công nghệ 2.5D TSV để kết nối các chip nhớ đã xếp chồng và GPU trên bo mạch chủ. Hình dưới đây thể hiện sơ đồ cấu tạo của công nghệ HBM.

Hiện tại, HBM có ba phiên bản, đó là HBM, HBM2 và HBM2E, với băng thông lần lượt là 128 GBps/Stack, 256 GBps/Stack và 307 GBps/Stack. Phiên bản HBM3 mới nhất vẫn đang trong quá trình phát triển. Chuẩn HBM được AMD, NVIDIA và Hynix quảng bá. AMD là hãng đầu tiên sử dụng chuẩn HBM trong card đồ họa cao cấp của mình, với băng thông bộ nhớ lên đến 512 GBps. NVIDIA tiếp bước và sử dụng chuẩn HBM để đạt được băng thông bộ nhớ 1TBps. So với DDR5, hiệu năng của HBM được cải thiện hơn 3 lần, nhưng mức tiêu thụ điện năng giảm 50%.  7．HMCHMC (Hybrid Memory Cube) hybrid storage cube, its standard is mainly promoted by Micron, and its target market is the high-end server market, especially for multi-processor architecture. HMC uses stacked DRAM chips to achieve greater memory bandwidth. In addition, HMC integrates the memory controller into the DRAM stack package through 3D TSV integration technology. The figure below shows a schematic diagram of HMC technology.

So sánh HBM và HMC, ta thấy chúng rất giống nhau. Cả hai chip DRAM đều được xếp chồng và kết nối với nhau thông qua TSV 3D, và có các chip điều khiển logic bên dưới. Điểm khác biệt giữa hai loại là: HBM được kết nối thông qua Interposer và GPU, trong khi HMC được lắp đặt trực tiếp trên Substrate, không có Interposer và TSV 2.5D ở giữa. Trong cấu trúc xếp chồng của HMC, đường kính của TSV 3D khoảng 5~6um, và số lượng vượt quá 2000+. Chip DRAM thường được làm mỏng đến 50um, và các chip được kết nối thông qua MicroBump 20um. Trước đây, bộ điều khiển bộ nhớ được tích hợp vào bộ xử lý, vì vậy trong các máy chủ cao cấp, khi cần sử dụng một số lượng lớn mô-đun bộ nhớ, thiết kế bộ điều khiển bộ nhớ rất phức tạp. Hiện nay, bộ điều khiển bộ nhớ được tích hợp vào mô-đun bộ nhớ, thiết kế bộ điều khiển bộ nhớ được đơn giản hóa đáng kể. Ngoài ra, HMC sử dụng giao diện nối tiếp tốc độ cao (SerDes) để triển khai giao diện tốc độ cao, phù hợp với các trường hợp bộ xử lý và bộ nhớ nằm cách xa nhau.  8．IO rộngCông nghệ đầu vào và đầu ra băng thông rộng Wide-IO (Wide Input Output) chủ yếu được Samsung quảng bá. Hiện nay công nghệ này đã đạt đến thế hệ thứ hai. Nó có thể đạt được độ rộng giao diện bộ nhớ lên đến 512 bit. Tần số hoạt động của giao diện bộ nhớ có thể đạt đến 1GHz. Tổng băng thông bộ nhớ có thể đạt 68GBps, gấp đôi băng thông của giao diện DDR4 (34GBps). Wide-IO được thực hiện bằng cách xếp chồng chip nhớ lên chip logic. Chip nhớ được kết nối với chip logic và chất nền thông qua 3D TSV, như hình dưới đây.

Wide-IO has the vertical stacking packaging advantages of the TSV architecture, which helps create mobile memories with speed, capacity and power characteristics to meet the needs of mobile devices such as smartphones, tablets, and handheld game consoles. Its main target market is mobile devices that require low power consumption.  9．FoverosNgoài công nghệ đóng gói tiên tiến EMIB đã được giới thiệu trước đó, Intel cũng đã ra mắt công nghệ Foveros tích hợp trên bo mạch. Trong phần giới thiệu công nghệ của Intel, Foveros được gọi là xếp chồng chip 3D mặt đối mặt để tích hợp không đồng nhất, một chồng chip tích hợp không đồng nhất ba chiều mặt đối mặt. Sự khác biệt giữa EMIB và Foveros là EMIB là công nghệ đóng gói 2D, trong khi Foveros là công nghệ đóng gói xếp chồng 3D. So với phương pháp đóng gói 2D EMIB, Foveros phù hợp hơn cho các sản phẩm có kích thước nhỏ hoặc các sản phẩm có yêu cầu băng thông bộ nhớ cao hơn. Trên thực tế, không có nhiều khác biệt giữa EMIB và Foveros về hiệu năng và chức năng của chip. Cả hai đều tích hợp các chip có thông số kỹ thuật và chức năng khác nhau để thực hiện các vai trò khác nhau. Tuy nhiên, xét về kích thước và mức tiêu thụ điện năng, ưu điểm của công nghệ xếp chồng 3D Foveros được thể hiện rõ. Công suất tiêu thụ của mỗi bit dữ liệu được truyền bởi Foveros rất thấp. Công nghệ Foveros phải đối mặt với việc giảm khoảng cách giữa các chân tiếp xúc, tăng mật độ và công nghệ xếp chồng chip. Hình dưới đây thể hiện sơ đồ nguyên lý của công nghệ đóng gói 3D Foveros.

LakeField, chip bo mạch chủ xếp chồng 3D Foveros đầu tiên, tích hợp bộ xử lý Ice Lake 10nm và lõi 22nm. Nó có đầy đủ chức năng của máy tính cá nhân nhưng chỉ có kích thước vài xu. Mặc dù Foveros là công nghệ đóng gói 3D tiên tiến hơn, nhưng nó không thể thay thế EMIB. Intel sẽ kết hợp cả hai trong các quy trình sản xuất tiếp theo.  10．Co-EMIB（Foveros + EMIB）Co-EMIB là sự kết hợp giữa EMIB và Foveros. EMIB chủ yếu chịu trách nhiệm cho các kết nối ngang, cho phép các chip có lõi khác nhau được ghép nối với nhau như một trò chơi xếp hình. Foveros được xếp chồng lên nhau theo chiều dọc, giống như việc xây dựng một tòa nhà cao tầng. Mỗi tầng có thể có thiết kế hoàn toàn khác nhau. Ví dụ, tầng một là phòng tập thể dục, tầng hai là tòa nhà văn phòng và tầng ba là căn hộ. Công nghệ đóng gói kết hợp EMIB và Foveros được gọi là Co-EMIB, đây là một phương pháp sản xuất chip linh hoạt hơn, cho phép các chip tiếp tục được ghép nối theo chiều ngang trong khi được xếp chồng lên nhau. Do đó, công nghệ này có thể ghép nối nhiều chip Foveros 3D với nhau thông qua EMIB để tạo ra một hệ thống chip lớn hơn. Hình ảnh bên dưới là sơ đồ cấu tạo của công nghệ Co-EMIB.

Công nghệ đóng gói Co-EMIB có thể cung cấp hiệu năng tương đương với một chip đơn. Chìa khóa để đạt được công nghệ này là công nghệ kết nối đa hướng ODI (Omni-Directional Interconnect). ODI có hai loại khác nhau. Bên cạnh các kết nối kiểu thang máy kết nối các lớp khác nhau, còn có các đường dẫn vượt qua kết nối các cấu trúc ba chiều khác nhau, cũng như các tầng trung gian giữa các lớp, cho phép các tổ hợp chip khác nhau có tính linh hoạt cực cao. Công nghệ đóng gói ODI cho phép các chip đạt được cả kết nối ngang và dọc.

Co-EMIB sử dụng phương pháp đóng gói 3D + 2D mới để thay đổi tư duy thiết kế chip từ kiểu ghép hình phẳng truyền thống sang kiểu xếp chồng các khối. Do đó, bên cạnh các kiến ​​trúc điện toán mới mang tính cách mạng như điện toán lượng tử, CO-EMIB có thể được coi là phương pháp tối ưu để duy trì và phát triển kiến ​​trúc và hệ sinh thái điện toán hiện có.

11．SoIC

SoIC, hay còn gọi là TSMC-SoIC, là một công nghệ mới do TSMC đề xuất - System-on-Integrated-Chips (Hệ thống trên chip tích hợp). Dự kiến ​​công nghệ SoIC của TSMC sẽ được sản xuất hàng loạt vào năm 2021. Vậy SoIC chính xác là gì? SoIC là một công nghệ xếp chồng đa chip tiên tiến có thể tích hợp các quy trình ở cấp độ wafer dưới 10 nanomet. Đặc điểm nổi bật nhất của công nghệ này là cấu trúc liên kết không có gờ (no-bump bonding), dẫn đến mật độ tích hợp cao hơn và hiệu suất hoạt động tốt hơn. SoIC bao gồm hai dạng kỹ thuật: CoW (Chip-on-wafer) và WoW (Wafer-on-wafer). Theo mô tả của TSMC, SoIC là công nghệ liên kết trực tiếp (Bonding) giữa wafer WoW với wafer hoặc chip CoW với wafer, thuộc công nghệ Front-End 3D (FE 3D), trong khi InFO và CoWoS nói trên thuộc công nghệ Back-End 3D (BE 3D). TSMC và Siemens EDA (Mentor) hợp tác về công nghệ SoIC và cho ra mắt các công cụ thiết kế và kiểm chứng liên quan. Hình dưới đây so sánh sự tích hợp giữa IC 3D và SoIC.

Cụ thể, quy trình sản xuất của SoIC và 3D IC có phần tương đồng. Điểm mấu chốt của SoIC là đạt được cấu trúc liên kết không có gờ (bump), và mật độ TSV của nó cũng cao hơn so với 3D IC truyền thống. Việc kết nối giữa các chip đa lớp được thực hiện trực tiếp thông qua các TSV cực nhỏ. Như hình trên cho thấy, đây là sự so sánh mật độ TSV và kích thước gờ (bump) giữa 3D IC và SoIC. Có thể thấy rằng mật độ TSV của SoIC cao hơn nhiều so với 3D IC. Đồng thời, việc kết nối giữa các chip của nó cũng sử dụng công nghệ liên kết trực tiếp không gờ (no-bump direct bonding). Khoảng cách giữa các chip nhỏ hơn và mật độ tích hợp cao hơn. Do đó, sản phẩm của nó cũng có mật độ chức năng cao hơn so với 3D IC truyền thống.  Khối 12．XX-Cube (eXtended-Cube) là công nghệ tích hợp 3D được Samsung công bố, cho phép chứa nhiều bộ nhớ hơn trong không gian nhỏ hơn và rút ngắn khoảng cách tín hiệu giữa các đơn vị. X-Cube được sử dụng trong các quy trình yêu cầu hiệu năng và băng thông cao, chẳng hạn như 5G, trí tuệ nhân tạo, thiết bị đeo hoặc thiết bị di động và các ứng dụng yêu cầu sức mạnh tính toán cao. X-Cube sử dụng công nghệ TSV để xếp chồng SRAM lên trên các ô logic, cho phép chứa nhiều bộ nhớ hơn trong không gian nhỏ hơn. Như có thể thấy từ bản trình diễn công nghệ X-Cube, không giống như phương pháp đóng gói song song 2D nhiều chip trước đây, đóng gói 3D của X-Cube cho phép xếp chồng và đóng gói nhiều chip, làm cho cấu trúc chip hoàn thiện nhỏ gọn hơn. Công nghệ TSV được sử dụng để kết nối các chip, giúp giảm mức tiêu thụ điện năng đồng thời tăng tốc độ truyền tải. Công nghệ này sẽ được sử dụng trong các lĩnh vực tiên tiến nhất như 5G, AI, AR, HPC, chip di động và VR.

X-Cube technology significantly shortens the signal transmission distance between chips, increases data transmission speed, reduces power consumption, and can also customize memory bandwidth and density according to customer needs. At present, X-Cube technology can already support 7nm and 5nm processes. Samsung will continue to cooperate with global semiconductor companies to deploy this technology in a new generation of high-performance chips.  
    Tóm tắt  Công nghệ đóng gói tiên tiếnTrong bài viết này, chúng tôi mô tả 12 công nghệ đóng gói tiên tiến phổ biến nhất hiện nay. Bảng dưới đây là bảng so sánh ngang các công nghệ đóng gói tiên tiến phổ biến này.

Từ sự so sánh, ta có thể thấy rằng sự xuất hiện và phát triển nhanh chóng của công nghệ đóng gói tiên tiến chủ yếu diễn ra trong 10 năm qua. Công nghệ tích hợp của nó chủ yếu bao gồm 2D, 2.5D, 3D, 3D+2D, 3D+2.5D. Mật độ chức năng cũng bao gồm thấp, trung bình, cao và cực cao. Lĩnh vực ứng dụng bao gồm 5G, trí tuệ nhân tạo (AI), thiết bị đeo, thiết bị di động, máy chủ hiệu năng cao, điện toán hiệu năng cao, card đồ họa hiệu năng cao và các lĩnh vực khác. Các nhà sản xuất ứng dụng chính bao gồm các nhà sản xuất chip nổi tiếng như TSMC, Intel và SAMSUNG, điều này cũng phản ánh xu hướng tích hợp công nghệ đóng gói tiên tiến và sản xuất chip.

Cuối cùng, chúng ta hãy tóm tắt lại: mục đích của bao bì tiên tiến là:

Tăng mật độ chức năng, rút ​​ngắn chiều dài kết nối, cải thiện hiệu suất hệ thống và giảm mức tiêu thụ điện năng tổng thể.

Công nghệ đóng gói tiên tiến cũng đặt ra những yêu cầu mới đối với các công cụ EDA. Các công cụ EDA cần hỗ trợ thiết kế FIWLP, FOWLP, 2.5DTSV và 3D TSV, cũng như thiết kế đa chất nền. Vì lớp trung gian silicon và chất nền đóng gói (Substrate) thường được tích hợp cùng nhau trong một sản phẩm, các công ty EDA lớn đã cho ra mắt các công cụ mới để hỗ trợ thiết kế và kiểm tra tính toàn vẹn của công nghệ đóng gói tiên tiến, trong đó Synopsys, Cadence, Siemens EDA (Mentor) cũng tích cực tham gia.

Hình dưới đây là ảnh chụp màn hình thiết kế bao bì tiên tiến của công cụ Siemens EDA XPD. Thiết kế bao gồm thiết kế 3D TSV và 2.5D TSV, Interposer, Substrate, FlipChip, Microbump, BGA và các thành phần khác, được thể hiện chi tiết và chính xác trong công cụ EDA. Để biết thêm chi tiết về phương pháp thiết kế bao bì tiên tiến, vui lòng tham khảo cuốn sách mới "Microsystems Based on SiP Technology" sẽ được xuất bản trong thời gian tới.

Thiết kế bao bì tiên tiến điển hình (ảnh chụp màn hình thiết kế Siemens EDA XPD)

Tuyên bố miễn trừ trách nhiệm: Bài viết này được sao chép từ "SiP và Công nghệ đóng gói tiên tiến", nhằm bảo vệ quyền sở hữu trí tuệ. Vui lòng ghi rõ nguồn gốc và tác giả khi sao chép. Nếu phát hiện vi phạm bản quyền, vui lòng liên hệ với chúng tôi để gỡ bỏ.

Số điện thoại công ty: +86-0755-83044319
Số fax: +86-0755-83975897
Email: 1615456225@qq.com
QQ: 3518641314 Quản lý Li

QQ: 332496225 Quản lý Qiu

Địa chỉ: Phòng 809, Tòa nhà C, Tòa nhà Công nghệ Zhantao, Số 1079 Đại lộ Minzhi, Khu Longhua Mới, Thâm Quyến