Er zijn historische redenen waarom een ​​technologie vanuit een relatief klein vakgebied bekend kan worden, en dit is onlosmakelijk verbonden met de promotie door bekende bedrijven. Apple introduceerde SiP bij het grote publiek, en dankzij TSMC kreeg geavanceerde verpakkingstechnologie brede publieke aandacht. Apple gaf aan dat de iWatch SiP-technologie gebruikt, en sindsdien is SiP alom bekend. TSMC stelde dat het naast geavanceerde technologie ook geavanceerde verpakkingstechnologie nodig heeft. Daarom wordt geavanceerde verpakkingstechnologie in de industrie als even belangrijk beschouwd als geavanceerde technologie. De afgelopen jaren zijn er steeds nieuwe geavanceerde verpakkingstechnologieën opgedoken, en de terminologie is enigszins verwarrend. Momenteel zijn er minstens tientallen termen die verband houden met geavanceerde verpakkingstechnologie. Bijvoorbeeld: WLP (Wafer Level Package), FIWLP (Fan-in Wafer Level Package), FOWLP (Fan-Out Wafer Level Package), eWLB (embedded Wafer Level BallGrid Array), CSP (Chip Scale Package), WLCSP (Wafer Level Chip Scale Package), CoW (Chip on Wafer), WoW (Wafer on Wafer), FOPLP (Fan-Out Panel Level Package), InFO (Integrated Fan-Out), CoWoS (Chip-on-Wafer-on-Substrate), HBM (High-Bandwidth Memory), HMC (Hybrid MemoryCube), Wide-IO (Wide Input Output), EMIB (Embedded Multi-Die Interconnect Bridge), Foveros, Co-EMIB, ODI (Omni-Directional Interconnect), 3D IC, SoIC, X-Cube, enzovoort. Dit zijn allemaal geavanceerde verpakkingstechnologieën. Hoe kunnen we deze indrukwekkende, geavanceerde verpakkingstechnologieën onderscheiden en begrijpen? Dit is wat dit artikel de lezers wil vertellen. Om het onderscheid te vergemakkelijken, verdelen we geavanceerde verpakkingen allereerst in twee categorieën:① Geavanceerde verpakkingstechnologie gebaseerd op XY-vlakuitbreidingvoornamelijk via RDL voor signaalverlenging en interconnectie;② Geavanceerde verpakkingstechnologie gebaseerd op Z-as-uitbreidingvoornamelijk via TSV voor signaalverlenging en interconnectie.  
   Gebaseerd op uitbreiding van het XY-vlak Geavanceerde verpakkingstechnologie
 

Het XY-vlak verwijst hier naar de wafer of het XY-vlak van de chip. Het kenmerkende van dit type behuizing is dat er geen TSV (Through-Silicon Via) door een gat in het silicium loopt. De signaaloverdrachtstechnologie wordt voornamelijk via de RDL-laag (Reliability-Driven Layer) gerealiseerd. Er is meestal geen substraat. De bedrading van de RDL is bevestigd aan de siliciumbehuizing van de chip of aan een extra gietvorm. Omdat het uiteindelijke product geen substraat heeft, zijn dergelijke behuizingen relatief dun en worden ze momenteel veel gebruikt in smartphones.

1.FOWLP

FOWLP (Fan-out Wafer Level Package) is een type WLP (Wafer Level Package), dus we moeten eerst WLP-waferlevelverpakking begrijpen.

Vóór de komst van WLP-technologie werden de traditionele verpakkingsprocessen voornamelijk uitgevoerd na het snijden en in stukjes verdelen van de chip. De wafer werd eerst gesneden en in stukjes verdeeld, en vervolgens in verschillende vormen verpakt.

WLP (Wafer Level Packaging) werd rond het jaar 2000 geïntroduceerd. Er zijn twee typen: fan-in en fan-out. WLP-wafer-level packaging verschilt van traditionele packaging. Bij het packagingproces wordt de wafer grotendeels bewerkt, oftewel volledig verpakt. Na de packaging wordt de wafer in stukken gesneden. Omdat de chip na de packaging in stukken wordt gesneden, is de grootte van de verpakte chip vrijwel gelijk aan die van de kale chip. Daarom wordt het ook wel CSP (Chip Scale Package) of WLCSP (Wafer Level Chip Scale Packaging) genoemd. Dit type packaging sluit aan bij de markttrend van lichte, kleine, korte en dunne consumentenelektronica. De parasitaire capaciteit en inductantie zijn relatief klein, wat voordelen biedt zoals lage kosten en een goede warmteafvoer.

Aanvankelijk werd bij WLP vooral het Fan-in-type gebruikt, ook wel Fan-in WLP of FIWLP genoemd. Dit type wordt met name toegepast in chips met een kleiner oppervlak en minder pinnen.

Naarmate de IC-technologie verbetert, wordt het chipoppervlak kleiner, waardoor er niet genoeg pinnen op het chipoppervlak passen. Daarom is de Fan-Out WLP-verpakkingsvorm, ook wel FOWLP genoemd, ontwikkeld. Deze maakt optimaal gebruik van RDL voor verbindingen buiten het chipoppervlak om zo meer pinnen te verkrijgen.

Bij FOWLP moeten de RDL- en bump-draden naar de rand van de kale chip worden geleid. Daarom moet de wafer met de kale chip eerst worden gesneden en gesegmenteerd, waarna de afzonderlijke kale chips opnieuw in het waferproces worden geconfigureerd. Op basis hiervan wordt, door middel van batchverwerking en gemetalliseerde bedrading, de uiteindelijke behuizing gevormd. Het FOWLP-encapsulatieproces wordt weergegeven in de onderstaande afbeelding.

FOWLP wordt door veel bedrijven ondersteund, en verschillende bedrijven hanteren verschillende naamgevingsmethoden. De onderstaande afbeelding toont de FOWLP-standaarden die door de belangrijkste bedrijven worden aangeboden.

Of er nu gebruik wordt gemaakt van fan-in of fan-out, de verbinding tussen de wafer-level packaging (WLP) en de printplaat (PCB) verloopt via een flip-chip. De actieve zijde van de chip is naar beneden gericht, richting de printplaat. Dit zorgt voor het kortste elektrische pad, wat tevens een hogere snelheid en minder parasitaire effecten garandeert. Bovendien kan, dankzij de batchverpakking, de gehele wafer in één keer worden verpakt, wat de kostenbesparing verder verhoogt. Dit is een belangrijke drijfveer achter de populariteit van wafer-level packaging.  2.INFOInFO (Integrated Fan-out) is een geavanceerde FOWLP-verpakkingstechnologie die in 2017 door TSMC is ontwikkeld. Het is een integratie van het FOWLP-proces en kan worden gezien als de integratie van meerdere Fan-Out-processen voor chips, terwijl FOWLP zich richt op het Fan-Out-verpakkingsproces zelf. InFO biedt ruimte voor de integratie van meerdere chips en kan worden toegepast op de verpakking van radiofrequentie- en draadloze chips, processor- en basisbandchips, grafische processors en netwerkchips. De onderstaande afbeelding toont een vergelijkingsdiagram van FIWLP, FOWLP en InFO.

De processoren voor Apple's iPhones werden in de beginjaren door Samsung geproduceerd, maar TSMC heeft orders aangenomen voor twee generaties iPhone-processoren, te beginnen met de Apple A11. Een van de belangrijkste factoren is TSMC's nieuwe verpakkingstechnologie InFO, waarmee chips direct met elkaar verbonden kunnen worden, waardoor de dikte afneemt en waardevolle ruimte vrijkomt voor batterijen of andere onderdelen.

Apple is met de iPhone 7 begonnen met het gebruik van InFO-verpakkingen en zal dit blijven doen. Ook de iPhone 8, iPhone X en andere toekomstige merken smartphones zullen deze technologie gaan gebruiken. De samenwerking tussen Apple en TSMC heeft de toepassingsstatus van FOWLP-technologie veranderd en zal ervoor zorgen dat de markt FOWLP (InFO)-verpakkingstechnologie geleidelijk aan accepteert en breed gaat toepassen.  3.FOPLPFOPLP (Fan-out Panel Level Package) is een verpakkingstechnologie die gebruikmaakt van de ideeën en technologie van FOWLP, maar een groter paneel gebruikt. Hierdoor kunnen verpakte producten in massaproductie worden vervaardigd die vele malen groter zijn dan 300 mm siliciumwafels. FOPLP-technologie is een uitbreiding van FOWLP. Het voert het Fan-Out-proces uit op een grotere vierkante dragerplaat, vandaar de naam FOPLP-verpakkingstechnologie. De dragerplaat kan een PCB-dragerplaat zijn of een glazen dragerplaat voor LCD-panelen. Momenteel gebruikt FOPLP een PCB-dragerplaat van 24-18 inch (610-457 mm), waarvan het oppervlak ongeveer vier keer zo groot is als dat van een 300 mm siliciumwafel. Het kan daarom eenvoudigweg worden beschouwd als één enkel proces waarmee geavanceerde verpakte producten in massaproductie kunnen worden vervaardigd die vier keer zo groot zijn als een 300 mm siliciumwafel. Net als het FOWLP-proces kan FOPLP-technologie de front-end en back-end processen van de verpakking integreren. Het kan worden beschouwd als een eenmalig verpakkingsproces, waardoor de productie- en materiaalkosten aanzienlijk kunnen worden verlaagd. De afbeelding hieronder toont de vergelijking tussen FOWLP en FOPLP.

FOPLP maakt gebruik van PCB-productietechnologie om RDL te produceren. De lijnbreedte en lijnafstand zijn momenteel groter dan 10 µm. Het maakt gebruik van SMT-apparatuur voor het monteren van chips en passieve componenten. Omdat het paneeloppervlak veel groter is dan het waferoppervlak, kunnen er meer producten tegelijk worden verpakt. Vergeleken met FOWLP heeft FOPLP een groter kostenvoordeel. Grote verpakkingsbedrijven wereldwijd, waaronder Samsung Electronics en ASE, investeren momenteel actief in de FOPLP-procestechnologie.  4.EMIBEMIB (Embedded Multi-Die Interconnect Bridge), een geavanceerde verpakkingstechnologie voor embedded multi-chip interconnect bridges, werd voorgesteld en actief toegepast door Intel. In tegenstelling tot de drie eerder beschreven geavanceerde verpakkingen, is EMIB een substraatgebaseerde verpakking. Omdat EMIB geen TSV (Through-Silicon Via) heeft, wordt het ook geclassificeerd als een geavanceerde verpakkingstechnologie gebaseerd op XY-vlakuitbreiding. Het EMIB-concept is vergelijkbaar met 2.5D-verpakkingen gebaseerd op siliciuminterposers, waarbij lokale interconnecties met hoge dichtheid via siliciumwafers worden gerealiseerd. Vergeleken met traditionele 2.5-inch verpakkingen heeft EMIB-technologie de voordelen van een normale verpakkingsopbrengst, geen extra processen nodig en een eenvoudig ontwerp omdat er geen TSV is. Traditionele SoC-chips, zoals de CPU, GPU, geheugencontroller en I/O-controller, kunnen slechts met één proces worden geproduceerd. Met EMIB-technologie hebben de CPU en GPU hoge proceseisen en kunnen ze gebruikmaken van een 10nm-proces. De I/O-eenheid en communicatie-eenheid kunnen gebruikmaken van een 14nm-proces en het geheugen van een 22nm-proces. Met de geavanceerde EMIB-verpakkingstechnologie kunnen drie verschillende processen in één processor worden geïntegreerd. Onderstaande afbeelding is een schematisch diagram van EMIB.    

Vergeleken met silicium-interposers zijn EMIB-siliciumwafers kleiner, flexibeler en voordeliger. EMIB-verpakkingstechnologie maakt het mogelijk om CPU's, I/O-, GPU- en zelfs FPGA-, AI- en andere chips naar behoefte te combineren. Chips van 10 nm, 14 nm, 22 nm en andere verschillende processen kunnen in één chip worden verpakt om te voldoen aan de eisen van flexibele bedrijfsvoering.

Via EMIB integreert het KBL-G-platform Intel Core-processoren en AMD Radeon RX Vega M GPU's. Het combineert de krachtige rekenkracht van Intel-processoren met de uitstekende grafische mogelijkheden van AMD GPU's en biedt een uitstekende koeling. Deze chip schreef geschiedenis en bracht de productervaring naar een nieuw niveau.

   Gebaseerd op uitbreiding van de Z-as Geavanceerde verpakkingstechnologie  

Geavanceerde verpakkingstechnologie gebaseerd op Z-as-extensie maakt hoofdzakelijk gebruik van TSV voor signaalverlenging en interconnectie. TSV kan worden onderverdeeld in 2.5D TSV en 3D TSV. Dankzij TSV-technologie kunnen meerdere chips verticaal worden gestapeld en met elkaar worden verbonden.

Bij 3D TSV-technologie liggen de chips zeer dicht bij elkaar, waardoor er minder vertraging optreedt. Bovendien kan de verkorte interconnectielengte de bijbehorende parasitaire effecten verminderen, waardoor het apparaat op hogere frequenties kan werken. Dit vertaalt zich in prestatieverbeteringen en grotere kostenbesparingen. TSV-technologie is een sleuteltechnologie voor driedimensionale verpakking. Onderzoeksinstellingen, waaronder fabrikanten van geïntegreerde halfgeleiders, chipfabrikanten, verpakkingsfabrikanten, ontwikkelaars van opkomende technologieën, universiteiten en onderzoeksinstituten, en technologieallianties, hebben diverse onderzoeken en ontwikkelingen uitgevoerd naar TSV-processen. Daarnaast is het belangrijk om te weten dat, hoewel geavanceerde verpakkingstechnologie gebaseerd op Z-as-extensie voornamelijk signaalverlenging en interconnectie via TSV uitvoert, RDL ook onmisbaar is. Als de TSV's van de bovenste en onderste chips bijvoorbeeld niet op één lijn liggen, is lokale interconnectie via RDL noodzakelijk.    5.CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) is een 2.5D-verpakkingstechnologie die door TSMC is geïntroduceerd. Bij CoWoS wordt de chip op een siliciumadapterplaat (interposer) geplaatst, waarbij gebruik wordt gemaakt van bedrading met hoge dichtheid op de siliciumadapterplaat voor de onderlinge verbindingen. Vervolgens wordt de chip op het verpakkingssubstraat geïnstalleerd, zoals weergegeven in de onderstaande afbeelding.

CoWoS en de eerder genoemde InFO zijn beide afkomstig van TSMC. CoWoS heeft een silicium-interposer, InFO niet. CoWoS is gericht op de high-end markt, met een relatief groot aantal aansluitingen en een grotere behuizing. InFO is gericht op de kosteneffectieve markt, met een kleinere behuizing en een kleiner aantal aansluitingen.

TSMC startte in 2012 met de massaproductie van CoWoS. Met deze technologie worden meerdere chips samen verpakt en met elkaar verbonden via een silicium-interposer met hoge dichtheid, waardoor een kleine verpakking, hoge prestaties, een laag stroomverbruik en minder pinnen worden bereikt.

CoWoS-technologie wordt veelvuldig gebruikt. Nvidia's GP100 en de Google TPU2.0-chip achter AlphaGo, waarmee Ke Jie werd verslagen, maken beide gebruik van CoWoS-technologie. Ook kunstmatige intelligentie (AI) profiteert van CoWoS. Momenteel wordt CoWoS ondersteund door vooraanstaande chipfabrikanten zoals NVIDIA, AMD, Google, XilinX en Huawei HiSilicon.

6.HBMHBM (High-Bandwidth Memory) is een geheugen met hoge bandbreedte, voornamelijk gericht op de high-end grafische kaartenmarkt. HBM maakt gebruik van 3D TSV- en 2.5D TSV-technologie om meerdere geheugenchips op elkaar te stapelen via 3D TSV, en gebruikt 2.5D TSV-technologie om de gestapelde geheugenchips en GPU's op de carrierboard met elkaar te verbinden. De onderstaande afbeelding toont een schematisch diagram van de HBM-technologie.

HBM kent momenteel drie versies: HBM, HBM2 en HBM2E, met bandbreedtes van respectievelijk 128 GBps/stack, 256 GBps/stack en 307 GBps/stack. De nieuwste HBM3 is nog in ontwikkeling. De HBM-standaard wordt gepromoot door AMD, NVIDIA en Hynix. AMD was de eerste die de HBM-standaard gebruikte in zijn vlaggenschip-videokaart, met een geheugenbandbreedte tot 512 GBps. NVIDIA volgde en gebruikte de HBM-standaard om een ​​geheugenbandbreedte van 1 TBps te bereiken. Vergeleken met DDR5 is de prestatie van HBM meer dan drie keer zo hoog, terwijl het stroomverbruik met 50% is verminderd.  7.HMCHMC (Hybrid Memory Cube) is een hybride opslagmodule, waarvan de standaard voornamelijk door Micron wordt gepromoot. De focus ligt op de high-end servermarkt, met name voor multiprocessor-architecturen. HMC maakt gebruik van gestapelde DRAM-chips om een ​​grotere geheugenbandbreedte te bereiken. Bovendien integreert HMC de geheugencontroller in de DRAM-stack via 3D TSV-integratietechnologie. Onderstaande afbeelding toont een schematisch diagram van de HMC-technologie.

Als we HBM en HMC vergelijken, zien we dat ze erg op elkaar lijken. Beide DRAM-chips zijn gestapeld en met elkaar verbonden via 3D TSV's, en er bevinden zich logische besturingschips onder. Het verschil is dat HBM-chips met elkaar verbonden zijn via een interposer en GPU, terwijl HMC-chips direct op het substraat zijn geïnstalleerd, zonder interposer en 2.5D TSV's ertussen. In de HMC-stapel is de diameter van de 3D TSV's ongeveer 5-6 µm, en het aantal is meer dan 2000. DRAM-chips zijn meestal dun, tot 50 µm, en de chips zijn met elkaar verbonden via 20 µm microbumps. Vroeger waren geheugencontrollers in de processor ingebouwd, waardoor het ontwerp van de geheugencontroller in high-end servers, waar veel geheugenmodules nodig waren, erg complex was. Nu de geheugencontroller in de geheugenmodule is geïntegreerd, is het ontwerp ervan aanzienlijk vereenvoudigd. Daarnaast maakt HMC gebruik van een snelle seriële interface (SerDes) om een ​​snelle communicatieverbinding te realiseren, wat geschikt is voor situaties waarin de processor en het geheugen ver van elkaar verwijderd zijn.  8.Wide-IODe Wide-IO (Wide Input Output) breedband input- en outputtechnologie wordt voornamelijk gepromoot door Samsung. Deze technologie is inmiddels toe aan de tweede generatie. Hiermee kan een geheugeninterfacebreedte tot 512 bits worden bereikt. De werkfrequentie van de geheugeninterface kan oplopen tot 1 GHz. De totale geheugenbandbreedte kan 68 GBps bedragen, wat twee keer zo hoog is als de bandbreedte van de DDR4-interface (34 GBps). Wide-IO wordt geïmplementeerd door de geheugenchip op de logische chip te stapelen. De geheugenchip is via 3D TSV's verbonden met de logische chip en het substraat, zoals weergegeven in de onderstaande afbeelding.

Wide-IO heeft de voordelen van de verticale stapelverpakking van de TSV-architectuur, waardoor mobiele geheugens kunnen worden gecreëerd met snelheid, capaciteit en energieverbruik die voldoen aan de eisen van mobiele apparaten zoals smartphones, tablets en draagbare spelconsoles. De belangrijkste doelgroep zijn mobiele apparaten die een laag energieverbruik vereisen.  9.FoverosNaast de eerder geïntroduceerde EMIB-technologie voor geavanceerde chipverpakking, heeft Intel ook de Foveros-technologie voor actieve onboard-chips gelanceerd. In de technologie-introductie van Intel wordt Foveros omschreven als een 3D Face-to-Face Chip Stack voor heterogene integratie, een driedimensionale face-to-face heterogene geïntegreerde chipstapel. Het verschil tussen EMIB en Foveros is dat de eerste een 2D-verpakkingstechnologie is, terwijl de laatste een 3D-stapeltechnologie is. Vergeleken met de 2D EMIB-verpakkingsmethode is Foveros geschikter voor kleinere producten of producten met hogere geheugenbandbreedte-eisen. In feite is er niet veel verschil tussen EMIB en Foveros wat betreft chipprestaties en -functies. Beide integreren chips met verschillende specificaties en functies om verschillende rollen te vervullen. De voordelen van Foveros 3D-stapeling komen echter wel naar voren wat betreft formaat en stroomverbruik. Het stroomverbruik per bit data dat via Foveros wordt verzonden, is zeer laag. Foveros-technologie is gericht op het verkleinen van de bump-afstand, het verhogen van de dichtheid en de chipstapeltechnologie. Onderstaande afbeelding toont het schematische diagram van de Foveros 3D-verpakkingstechnologie.

LakeField, de eerste Foveros 3D-gestapelde moederbordchip, integreert een 10nm Ice Lake-processor en een 22nm-core. Hij biedt alle functies van een pc, maar is slechts zo groot als een muntstuk van een paar cent. Hoewel Foveros een geavanceerdere 3D-verpakkingstechnologie is, is het geen vervanging voor EMIB. Intel zal de twee technologieën in latere productieprocessen combineren.  10. Co-EMIB (Foveros + EMIB)Co-EMIB is een combinatie van EMIB en Foveros. EMIB is voornamelijk verantwoordelijk voor horizontale verbindingen, waardoor chips met verschillende kernen als een puzzel aan elkaar kunnen worden gekoppeld. Foveros wordt verticaal gestapeld, net als bij de bouw van een wolkenkrabber. Elke verdieping kan een compleet ander ontwerp hebben. Zo kan de begane grond een sportschool zijn, de eerste verdieping een kantoorgebouw en de derde verdieping een appartementencomplex. De verpakkingstechnologie die EMIB en Foveros combineert, heet Co-EMIB. Dit is een flexibelere chipfabricagemethode die het mogelijk maakt om chips horizontaal te blijven koppelen tijdens het stapelen. Met deze technologie kunnen dus meerdere 3D Foveros-chips via EMIB aan elkaar worden gekoppeld om een ​​groter chipsysteem te creëren. De onderstaande afbeelding is een schematisch diagram van de Co-EMIB-technologie.

Co-EMIB-verpakkingstechnologie kan prestaties leveren die vergelijkbaar zijn met die van een enkele chip. De sleutel tot het bereiken van deze technologie is ODI (Omni-Directional Interconnect) omnidirectionele interconnectietechnologie. ODI kent twee verschillende typen. Naast liftverbindingen die verschillende lagen met elkaar verbinden, zijn er ook overbruggingen die verschillende driedimensionale structuren verbinden, evenals tussenlagen (mezzanines) tussen de lagen, waardoor verschillende chipcombinaties een extreem hoge flexibiliteit bieden. ODI-verpakkingstechnologie maakt het mogelijk dat chips zowel horizontale als verticale interconnecties realiseren.

Co-EMIB maakt gebruik van een nieuwe 3D + 2D-verpakkingsmethode om de denkwijze over chipontwerp te veranderen van de traditionele platte puzzel naar gestapelde blokken. Daarom kan Co-EMIB, naast revolutionaire nieuwe computerarchitecturen zoals kwantumcomputing, worden beschouwd als de beste manier om de bestaande computerarchitectuur en het bijbehorende ecosysteem te behouden en verder te ontwikkelen.

11.SoIC

SoIC, ook wel bekend als TSMC-SoIC, is een nieuwe technologie van TSMC: System-on-Integrated-Chips. Naar verwachting zal de SoIC-technologie van TSMC in 2021 op grote schaal geproduceerd worden. Wat is SoIC precies? De zogenaamde SoIC is een innovatieve technologie met meerdere chips die processen op waferniveau kan integreren, kleiner dan 10 nanometer. Het meest onderscheidende kenmerk van deze technologie is de 'no-bump'-verbindingsstructuur, wat resulteert in een hogere integratiedichtheid en betere prestaties. SoIC kent twee technische vormen: CoW (Chip-on-wafer) en WoW (Wafer-on-wafer). Volgens de beschrijving van TSMC is SoIC een directe verbindingstechnologie (Bonding) van WoW (wafer-to-wafer) of CoW (chip-to-wafer), die behoort tot de Front-End 3D-technologie (FE 3D), terwijl de eerdergenoemde InFO en CoWoS tot de Back-End 3D-technologie (BE 3D) behoren. TSMC en Siemens EDA (Mentor) werken samen aan SoIC-technologie en lanceren bijbehorende ontwerp- en verificatietools. De onderstaande afbeelding toont een vergelijking van 3D IC- en SoIC-integratie.

Concreet zijn de productieprocessen van SoIC en 3D IC enigszins vergelijkbaar. De sleutel tot SoIC is het realiseren van een naadloze structuur zonder bumps, en de TSV-dichtheid is ook hoger dan die van traditionele 3D IC's. De interconnectie tussen meerlaagse chips wordt direct gerealiseerd via extreem kleine TSV's. Zoals weergegeven in de bovenstaande afbeelding, is er een vergelijking van de TSV-dichtheid en bump-grootte in 3D IC's en SoIC's. Het is duidelijk dat de TSV-dichtheid van SoIC veel hoger is dan die van 3D IC's. Tegelijkertijd maakt de interconnectie tussen de chips ook gebruik van directe bondingtechnologie zonder bumps. De chipafstand is kleiner en de integratiedichtheid is hoger. Daardoor hebben de producten ook een hogere functionele dichtheid dan traditionele 3D IC's.  12.X-kubusX-Cube (eXtended-Cube) is een 3D-integratietechnologie van Samsung waarmee meer geheugen in een kleinere ruimte kan worden ondergebracht en de signaalafstand tussen de eenheden kan worden verkort. X-Cube wordt gebruikt in processen die hoge prestaties en bandbreedte vereisen, zoals 5G, kunstmatige intelligentie en draagbare of mobiele apparaten en toepassingen die veel rekenkracht nodig hebben. X-Cube maakt gebruik van TSV-technologie om SRAM bovenop logische cellen te stapelen, waardoor meer geheugen in een kleinere ruimte kan worden ondergebracht. Zoals te zien is in de demonstratie van de X-Cube-technologie, maakt de 3D-verpakking van X-Cube, in tegenstelling tot de eerdere 2D-parallelle verpakking van meerdere chips, het mogelijk om meerdere chips te stapelen en te verpakken, waardoor de uiteindelijke chipstructuur compacter wordt. TSV-technologie wordt gebruikt om de chips met elkaar te verbinden, wat het stroomverbruik verlaagt en de transmissiesnelheid verhoogt. Deze technologie zal worden gebruikt in de meest geavanceerde gebieden zoals 5G, AI, AR, HPC, mobiele chips en VR.

De X-Cube-technologie verkort de signaaloverdrachtsafstand tussen chips aanzienlijk, verhoogt de gegevensoverdrachtssnelheid, verlaagt het energieverbruik en maakt het bovendien mogelijk om de geheugenbandbreedte en -dichtheid aan te passen aan de behoeften van de klant. Momenteel ondersteunt de X-Cube-technologie al 7nm- en 5nm-processen. Samsung zal blijven samenwerken met wereldwijde halfgeleiderbedrijven om deze technologie in een nieuwe generatie hoogwaardige chips te implementeren.  
    Samenvatten  Geavanceerde verpakkingstechnologieIn dit artikel beschrijven we 12 van de meest gangbare geavanceerde verpakkingstechnologieën van vandaag. De volgende tabel is een horizontale vergelijking van deze gangbare geavanceerde verpakkingstechnologieën.

Uit de vergelijking blijkt dat de opkomst en snelle ontwikkeling van geavanceerde verpakkingstechnologieën zich voornamelijk in de afgelopen 10 jaar hebben voorgedaan. De integratietechnologie omvat hoofdzakelijk 2D, 2.5D, 3D, 3D+2D en 3D+2.5D. De functionele dichtheid varieert van laag tot gemiddeld, hoog en extreem hoog. De toepassingsgebieden omvatten 5G, AI, wearables, mobiele apparaten, krachtige servers, high-performance computing, krachtige grafische kaarten en andere gebieden. De belangrijkste fabrikanten die deze technologieën toepassen, zijn bekende chipfabrikanten zoals TSMC, Intel en Samsung, wat de trend van integratie van geavanceerde verpakkingstechnologieën en chipfabricage weerspiegelt.

Tot slot, laten we samenvatten: het doel van geavanceerde verpakkingen is:

Verbeter de functionele dichtheid, verkort de interconnectielengte, verbeter de systeemprestaties en verlaag het totale energieverbruik.

Geavanceerde verpakkingstechnologie stelt ook nieuwe eisen aan EDA-tools. EDA-tools moeten FIWLP-, FOWLP-, 2.5DTSV- en 3D TSV-ontwerp ondersteunen, evenals multi-substraatontwerp. Omdat de silicium-interposer en het verpakkingssubstraat vaak in één product zijn geïntegreerd, hebben grote EDA-bedrijven nieuwe tools ontwikkeld ter ondersteuning van het ontwerp en de verificatie van geavanceerde verpakkingstechnologie. Synopsys, Cadence en Siemens EDA (Mentor) spelen hierin een actieve rol.

De onderstaande afbeelding toont een screenshot van het geavanceerde verpakkingsontwerp van de Siemens EDA XPD-tool. Het ontwerp omvat 3D TSV- en 2.5D TSV-ontwerpen, interposers, substraten, flipchips, microbumps, BGA's en andere elementen, die gedetailleerd en nauwkeurig worden weergegeven in de EDA-tool. Voor gedetailleerde ontwerpmethoden van geavanceerde verpakkingen verwijzen we u naar het binnenkort te verschijnen boek "Microsystems Based on SiP Technology".

Typisch geavanceerd verpakkingsontwerp (screenshot van Siemens EDA XPD-ontwerp)

Disclaimer: Dit artikel is overgenomen uit "SiP and Advanced Packaging Technology", dat de bescherming van intellectuele eigendomsrechten ondersteunt. Vermeld bij herpublicatie de oorspronkelijke bron en auteur. Neem bij inbreuk op het auteursrecht contact met ons op zodat we het artikel kunnen verwijderen.

Telefoonnummer van het bedrijf: +86-0755-83044319
Fax: +86-0755-83975897
E-mail: 1615456225@qq.com
Vraag: 3518641314 Manager Li

Vraag: 332496225 Manager Qiu

Adres: Kamer 809, Gebouw C, Zhantao Technologiegebouw, Minzhilaan 1079, Longhua Nieuw District, Shenzhen