Istnieją historyczne powody, dla których technologia może stać się znana w stosunkowo wąskim obszarze zawodowym, a także jest ona nierozerwalnie związana z promocją znanych firm. To Apple wprowadziło SiP do opinii publicznej, a to dzięki TSMC zaawansowane opakowania mogą przyciągnąć powszechną uwagę opinii publicznej. Apple stwierdziło, że jego iWatch wykorzystuje technologię SiP, a SiP jest szeroko znany od tego czasu; TSMC stwierdziło, że oprócz zaawansowanej technologii, musi również zaangażować się w zaawansowane opakowania. Dlatego zaawansowane opakowania zostały uznane przez branżę za równie ważne, co zaawansowana technologia. W ostatnich latach zaawansowane technologie pakowania nadal się pojawiają, a nowe terminy pojawiają się jeden po drugim, co jest nieco mylące. Obecnie można wymienić co najmniej dziesiątki nazw związanych z zaawansowanymi opakowaniami. Na przykład: WLP (obudowa na poziomie wafla), FIWLP (obudowa na poziomie wafla z wejściem), FOWLP (obudowa na poziomie wafla z wejściem), eWLB (wbudowana macierz BallGrid na poziomie wafla), CSP (obudowa na poziomie układu scalonego), WLCSP (obudowa na poziomie układu scalonego), CoW (obudowa na waflu), WoW (obudowa na waflu), FOPLP (obudowa na poziomie panelu z wejściem), InFO (zintegrowana obudowa na wyjściu), CoWoS (obudowa na waflu na podłożu), HBM (pamięć o dużej przepustowości), HMC (hybrydowa kostka pamięci), Wide-IO (szerokie wejście/wyjście), EMIB (wbudowany mostek połączeniowy wielomodowy), Foveros, Co-EMIB, ODI (wielokierunkowe połączenie), 3D IC, SoIC, X-Cube...itp....są to zaawansowane technologie pakowania. Jak odróżnić i zrozumieć te olśniewające, zaawansowane technologie pakowania? O tym właśnie chce powiedzieć czytelnikom ten artykuł. Po pierwsze, dla ułatwienia rozróżnienia, dzielimy zaawansowane opakowania na dwie kategorie:① Zaawansowana technologia pakowania oparta na rozszerzeniu płaszczyzny XYgłównie poprzez RDL w celu rozszerzenia sygnału i połączeń;② Zaawansowana technologia pakowania oparta na rozszerzeniu osi Zgłównie poprzez TSV w celu rozszerzenia sygnału i połączeń międzysystemowych.  
   Na podstawie rozszerzenia płaszczyzny XY Zaawansowana technologia pakowania
 

Płaszczyzna XY odnosi się tutaj do płytki lub płaszczyzny XY układu scalonego. Cechą charakterystyczną tego typu obudowy jest brak przelotowego otworu TSV w krzemie. Technologia lub sposób rozszerzenia sygnału jest implementowany głównie poprzez warstwę RDL. Zazwyczaj nie ma podłoża. Przewody RDL są przymocowane do krzemowej obudowy układu scalonego lub na dodatkowej formowanej powierzchni. Ponieważ gotowy produkt nie posiada podłoża, takie obudowy są stosunkowo cienkie i są obecnie szeroko stosowane w smartfonach.

1.FOWLP

FOWLP (Fan-out Wafer Level Package) jest typem WLP (Wafer Level Package), dlatego najpierw musimy zrozumieć istotę opakowania WLP na poziomie wafla.

Przed pojawieniem się technologii WLP, tradycyjne etapy procesu pakowania były wykonywane głównie po wycięciu i pokrojeniu matrycy. Wafel był najpierw cięty i krojony w kostkę, a następnie pakowany w różne kształty.

WLP pojawiło się około 2000 roku. Istnieją dwa typy: Fan-in (fan-in) i Fan-out (fan-out). Opakowanie WLP na poziomie wafla różni się od tradycyjnego pakowania. W procesie pakowania większość procesu polega na obsłudze wafla, to znaczy, że całe pakowanie (pakowanie) jest wykonywane na waflu, a po zakończeniu pakowania jest on cięty na plasterki. Ponieważ jest cięty na kawałki po zakończeniu pakowania, rozmiar zapakowanego układu jest prawie taki sam jak gołego układu, dlatego jest również nazywany CSP (Chip Scale Package) lub WLCSP (Wafer Level Chip Scale Packaging). Ten typ opakowania jest zgodny z trendem rynkowym lekkich, małych, krótkich i cienkich produktów elektroniki użytkowej. Pojemność pasożytnicza i indukcyjność są stosunkowo małe, a jego zaletą są niskie koszty i dobre odprowadzanie ciepła.

Początkowo WLP wykorzystywał głównie typ Fan-in, który można nazwać Fan-in WLP lub FIWLP. Jest on stosowany głównie w układach o mniejszej powierzchni i mniejszej liczbie pinów.

Wraz z rozwojem technologii układów scalonych, powierzchnia układu scalonego maleje, przez co nie może pomieścić wystarczającej liczby pinów. Dlatego opracowano obudowę Fan-Out WLP, znaną również jako FOWLP, która w pełni wykorzystuje RDL do połączeń poza obszarem układu scalonego, aby uzyskać więcej pinów.

W technologii FOWLP, ponieważ RDL i Bump mają być wyprowadzone na obrzeże gołego układu scalonego, wafel z gołym układem scalonym musi zostać najpierw pocięty i podzielony na segmenty, a następnie niezależne gołe układy scalone są rekonfigurowane w procesie produkcji wafli. Na tej podstawie, poprzez przetwarzanie wsadowe i metalizowane połączenia kablowe, formowana jest finalna obudowa. Proces enkapsulacji w technologii FOWLP przedstawiono na poniższym rysunku.

Wiele firm wspiera protokół FOWLP, a każda z nich stosuje inne metody nazewnictwa. Poniższy rysunek przedstawia protokół FOWLP oferowany przez największe firmy.

Niezależnie od tego, czy stosuje się technologię Fan-in, czy Fan-out, połączenie między obudową WLP na poziomie wafla a płytką drukowaną odbywa się w formie układu typu flip-chip. Aktywna strona układu jest skierowana w dół, w kierunku płytki drukowanej, co pozwala na uzyskanie najkrótszej ścieżki elektrycznej, a co za tym idzie, zapewnia większą prędkość i mniejsze efekty pasożytnicze. Z drugiej strony, dzięki zastosowaniu pakowania wsadowego, cały wafel można zapakować jednocześnie, a redukcja kosztów jest kolejnym czynnikiem napędzającym rozwój technologii pakowania na poziomie wafla.  2. INFORMACJEInFO (Integrated Fan-out) to zaawansowana technologia pakowania FOWLP opracowana przez TSMC w 2017 roku. Stanowi ona integrację procesu FOWLP i można ją rozumieć jako integrację procesów Fan-Out wielu układów scalonych, podczas gdy FOWLP koncentruje się na samym procesie pakowania Fan-Out. InFO umożliwia integrację wielu układów scalonych i może być stosowana do pakowania układów scalonych częstotliwości radiowej i bezprzewodowej, procesorów i układów pasma podstawowego, procesorów graficznych oraz układów sieciowych. Poniższy rysunek przedstawia diagram porównawczy technologii FIWLP, FOWLP i InFO.

Apple's iPhone processors have been produced by Samsung in the early years, but TSMC has taken orders for two generations of iPhone processors, starting with the Apple A11. One of the keys is TSMC's new packaging technology InFO, which allows chips to be directly interconnected, reducing thickness and freeing up valuable space for batteries or other parts.

Apple zaczęło stosować technologię InFO w opakowaniach od iPhone'a 7 i będzie ją nadal stosować. iPhone 8, iPhone X i inne marki telefonów komórkowych w przyszłości również zaczną korzystać z tej technologii. Połączenie Apple i TSMC zmieniło status zastosowania technologii FOWLP i umożliwi rynkowi stopniową akceptację i szerokie zastosowanie technologii FOWLP (InFO).  3.FOPLPOpakowanie panelowe FOPLP (Fan-out Panel Level Package) opiera się na pomysłach i technologii FOWLP, ale wykorzystuje większy panel, dzięki czemu może masowo produkować produkty opakowane kilka razy większe niż 300-milimetrowe płytki krzemowe. Technologia FOPLP jest rozszerzeniem technologii FOWLP. Wykonuje proces Fan-Out na większej kwadratowej płytce nośnej, dlatego nazywa się ją technologią pakowania FOPLP. Płytka nośna panelu może być płytką nośną PCB lub szklaną płytką nośną dla paneli LCD. Obecnie FOPLP wykorzystuje płytkę nośną PCB o wymiarach 24-18 cali (610-457 mm), której powierzchnia jest około 4 razy większa niż powierzchnia 300-milimetrowej płytki krzemowej. Dlatego można ją po prostu traktować jako pojedynczy proces, który może masowo produkować zaawansowane produkty opakowane, które są 4 razy większe niż 300-milimetrowa płytka krzemowa. Podobnie jak proces FOWLP, technologia FOPLP może integrować procesy front-end i back-end pakowania. Można to traktować jako jednorazowy proces pakowania, co pozwala znacząco obniżyć koszty produkcji i materiałów. Poniższy rysunek przedstawia porównanie metod FOWLP i FOPLP.

Technologia FOPLP wykorzystuje technologię produkcji płytek PCB do produkcji układów scalonych (RDL). Szerokość i odstępy między liniami wynoszą obecnie ponad 10 um. Do montażu układów scalonych i elementów pasywnych wykorzystuje urządzenia SMT. Ponieważ powierzchnia panelu jest znacznie większa niż powierzchnia płytki, można pakować więcej produktów jednocześnie. W porównaniu z technologią FOWLP, technologia FOPLP ma większą przewagę kosztową. Obecnie największe firmy pakujące na całym świecie, w tym Samsung Electronics i ASE, aktywnie inwestują w technologię procesową FOPLP.  4.EMIBEMIB (Embedded Multi-Die Interconnect Bridge) to zaawansowana technologia pakowania mostków połączeniowych dla wielu układów scalonych, zaproponowana i aktywnie stosowana przez firmę Intel. W odróżnieniu od trzech opisanych wcześniej zaawansowanych pakietów, EMIB jest pakietem opartym na podłożu. Ponieważ EMIB nie ma TSV, jest również klasyfikowany jako zaawansowana technologia pakowania oparta na rozszerzeniu płaszczyzny XY. Koncepcja EMIB jest podobna do pakowania 2.5D opartego na przekładkach krzemowych, które są lokalnymi połączeniami o wysokiej gęstości za pomocą płytek krzemowych. W porównaniu z tradycyjnym opakowaniem 2.5-calowym, technologia EMIB ma zalety normalnej wydajności pakowania, braku potrzeby dodatkowych procesów i prostej konstrukcji, ponieważ nie ma TSV. Tradycyjne układy SoC, procesor, karta graficzna, kontroler pamięci i kontroler IO mogą być produkowane tylko w jednym procesie. Przy użyciu technologii EMIB, procesor i karta graficzna mają wysokie wymagania procesowe i mogą być wytwarzane w procesie 10 nm. Jednostka IO i jednostka komunikacyjna mogą być wytwarzane w procesie 14 nm, a część pamięci w procesie 22 nm. Dzięki zaawansowanej technologii pakowania EMIB możliwe jest zintegrowanie trzech różnych procesów w jednym procesorze. Poniższy rysunek przedstawia schemat EMIB.    

W porównaniu z przekładkami krzemowymi, wafle krzemowe EMIB są mniejsze, bardziej elastyczne i ekonomiczne. Technologia pakowania EMIB umożliwia łączenie procesorów CPU, IO, GPU, a nawet FPGA, AI i innych układów scalonych, w zależności od potrzeb. Umożliwia ona łączenie układów scalonych o procesach 10 nm, 14 nm, 22 nm i innych, w jednym układzie scalonym, aby sprostać potrzebom elastycznego biznesu.

Dzięki EMIB platforma KBL-G integruje procesory Intel Core i karty graficzne AMD Radeon RX Vega M. Łączy ona potężne możliwości obliczeniowe procesorów Intel z doskonałymi możliwościami graficznymi kart graficznych AMD i oferuje doskonałe chłodzenie. Ten układ zapisał się w historii i wyniósł doświadczenie produktowe na nowy poziom.

   Na podstawie rozszerzenia osi Z Zaawansowana technologia pakowania  

Zaawansowana technologia pakowania oparta na rozszerzeniu osi Z wykorzystuje głównie technologię TSV do rozszerzenia sygnału i połączeń między układami. TSV można podzielić na 2.5D TSV i 3D TSV. Dzięki technologii TSV możliwe jest pionowe układanie i łączenie wielu układów scalonych.

W technologii 3D TSV układy scalone są bardzo blisko siebie, co zmniejsza opóźnienie. Ponadto, skrócona długość połączeń międzysystemowych może zmniejszyć związane z tym efekty pasożytnicze, umożliwiając urządzeniu pracę z wyższymi częstotliwościami, co przekłada się na poprawę wydajności i większą redukcję kosztów. Technologia TSV jest kluczową technologią dla pakowania trójwymiarowego. Instytucje badawcze, w tym producenci układów scalonych półprzewodników, odlewnie układów scalonych, odlewnie opakowań, twórcy nowych technologii, uniwersytety i instytuty badawcze oraz sojusze technologiczne, przeprowadziły różnorodne badania i prace rozwojowe nad procesami TSV. Ponadto czytelnicy powinni pamiętać, że chociaż zaawansowana technologia pakowania oparta na rozszerzeniu osi Z realizuje głównie rozszerzenie sygnału i połączenia międzysystemowe za pośrednictwem TSV, RDL jest również niezbędne. Na przykład, jeśli nie można wyrównać TSV górnego i dolnego układu scalonego, wymagane jest lokalne połączenie międzysystemowe za pośrednictwem RDL.    5.CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) to technologia pakowania 2.5D wprowadzona przez TSMC. CoWoS umieszcza układ scalony na płytce adaptera krzemowego (interposer), wykorzystuje okablowanie o dużej gęstości na płytce adaptera krzemowego do połączeń, a następnie instaluje go na podłożu obudowy, jak pokazano na poniższym rysunku.

CoWoS i wspomniany wcześniej InFO pochodzą od TSMC. CoWoS posiada interposer krzemowy, natomiast InFO go nie posiada. CoWoS jest skierowany do rynku high-end, z relatywnie dużą liczbą połączeń i rozmiarem obudowy. InFO jest skierowany do rynku ekonomicznego, z mniejszym rozmiarem obudowy i mniejszą liczbą połączeń.

Firma TSMC rozpoczęła masową produkcję CoWoS w 2012 roku. Dzięki tej technologii wiele układów scalonych jest łączonych ze sobą za pomocą układu Silicon Interposer o dużej gęstości, co pozwala uzyskać niewielkie rozmiary obudowy, wysoką wydajność, niskie zużycie energii i mniejszą liczbę pinów.

Technologia CoWoS jest szeroko stosowana. Nvidia GP100 i układ Google TPU2.0, stojący za AlphaGo, który pokonał Ke Jie, korzystają z technologii CoWoS. Sztuczna inteligencja (AI) również korzysta z CoWoS. Obecnie CoWoS jest wspierany przez producentów zaawansowanych układów scalonych, takich jak NVIDIA, AMD, Google, XilinX i Huawei HiSilicon.

6.HBMHBM (High-Bandwidth Memory) – pamięć o dużej przepustowości, przeznaczona głównie na rynek kart graficznych z najwyższej półki. HBM wykorzystuje technologie 3D TSV i 2.5D TSV do łączenia wielu układów pamięci za pomocą technologii 3D TSV, a technologia 2.5D TSV do łączenia ze sobą układów pamięci i procesorów graficznych na płycie nośnej. Poniższy rysunek przedstawia schemat technologii HBM.

HBM występuje obecnie w trzech wersjach: HBM, HBM2 i HBM2E, o przepustowości odpowiednio 128 GB/s/stos, 256 GB/s/stos i 307 GB/s/stos. Najnowsza wersja HBM3 jest wciąż w fazie rozwoju. Standard HBM jest promowany przez AMD, NVIDIA i Hynix. AMD jako pierwsze zastosowało standard HBM w swoich flagowych kartach graficznych, oferując przepustowość pamięci do 512 GB/s. NVIDIA poszła w jego ślady i dzięki standardowi HBM osiągnęła przepustowość pamięci 1 TB/s. W porównaniu z DDR5, wydajność HBM jest ponad trzykrotnie wyższa, a zużycie energii mniejsze o 50%.  7. HMCHMC (Hybrid Memory Cube) to hybrydowa kostka pamięci masowej, której standard jest promowany głównie przez firmę Micron, a jej docelowym rynkiem jest rynek serwerów high-end, szczególnie w architekturze wieloprocesorowej. HMC wykorzystuje układy DRAM w układzie piętrowym, aby uzyskać większą przepustowość pamięci. Ponadto, HMC integruje kontroler pamięci z obudową stosu DRAM za pomocą technologii integracji 3D TSV. Poniższy rysunek przedstawia schemat technologii HMC.

Porównując HBM i HMC, widzimy, że są one bardzo podobne. Oba układy DRAM są ułożone w stos i połączone za pomocą 3D TSV, a pod nimi znajdują się układy sterowania logicznego. Różnica między nimi jest taka: HBM jest połączony za pomocą Interposer i GPU, podczas gdy HMC jest zainstalowany bezpośrednio na podłożu, bez Interposer i 2.5D TSV pośrodku. W stosie HMC średnica 3D TSV wynosi około 5~6um, a ich liczba przekracza 2000+. Układy DRAM są zwykle cieńsze do 50um, a układy są połączone za pomocą 20um MicroBump. W przeszłości kontrolery pamięci były wbudowane w procesor, więc w serwerach wysokiej klasy, gdy konieczne było użycie dużej liczby modułów pamięci, konstrukcja kontrolera pamięci była bardzo złożona. Teraz, gdy kontroler pamięci jest zintegrowany z modułem pamięci, konstrukcja kontrolera pamięci została znacznie uproszczona. Ponadto HMC korzysta z szybkiego interfejsu szeregowego (SerDes) w celu implementacji szybkiego interfejsu, który sprawdza się w sytuacjach, gdy procesor i pamięć są od siebie znacznie oddalone.  8. Szerokie-IOTechnologia szerokopasmowego wejścia i wyjścia Wide-IO (Wide Input Output) jest promowana głównie przez Samsunga. Obecnie jest ona dostępna w drugiej generacji. Umożliwia ona obsługę interfejsu pamięci o szerokości do 512 bitów. Częstotliwość robocza interfejsu pamięci może sięgać 1 GHz. Całkowita przepustowość pamięci może osiągnąć 68 GB/s, co stanowi dwukrotność przepustowości interfejsu DDR4 (34 GB/s). Technologia Wide-IO jest realizowana poprzez ułożenie układu pamięci na układzie logicznym. Układ pamięci jest połączony z układem logicznym i podłożem za pomocą 3D TSV, jak pokazano na poniższym rysunku.

Technologia Wide-IO wykorzystuje zalety architektury TSV, jaką jest pionowe układanie w stosy, co pozwala tworzyć mobilne pamięci o parametrach szybkości, pojemności i mocy, spełniających potrzeby urządzeń mobilnych, takich jak smartfony, tablety i przenośne konsole do gier. Głównym rynkiem docelowym są urządzenia mobilne o niskim poborze mocy.  9. FoverosOprócz zaawansowanego pakowania EMIB wprowadzonego wcześniej, Intel wprowadził również aktywną technologię pokładową Foveros. W technologii Intela, Foveros nazywa się 3D Face to Face Chip Stack dla integracji heterogenicznej, trójwymiarowy heterogeniczny zintegrowany stos chipów typu face-to-face. Różnica między EMIB i Foveros polega na tym, że pierwsza jest technologią pakowania 2D, a druga technologią pakowania 3D w stos. W porównaniu z metodą pakowania 2D EMIB, Foveros jest bardziej odpowiedni dla produktów o małych rozmiarach lub produktów o wyższych wymaganiach dotyczących przepustowości pamięci. W rzeczywistości nie ma dużej różnicy między EMIB i Foveros pod względem wydajności i funkcji chipów. Obie integrują chipy o różnych specyfikacjach i funkcjach, aby pełnić różne role. Jednak pod względem rozmiaru i zużycia energii ujawniają się zalety układania 3D Foveros. Moc każdego bitu danych przesyłanych przez Foveros jest bardzo niska. Technologia Foveros musi poradzić sobie ze zmniejszeniem odstępów Bump, zwiększeniem gęstości i technologią układania chipów w stosy. Poniższy rysunek przedstawia schemat technologii pakowania 3D Foveros.

LakeField, pierwszy układ scalony Foveros 3D, integruje 10-nm procesor Ice Lake i 22-nm rdzeń. Posiada wszystkie funkcje komputera PC, ale jest niewielki i kosztuje zaledwie kilka centów. Chociaż Foveros to bardziej zaawansowana technologia pakowania 3D, nie zastępuje ona EMIB. Intel połączy te dwie technologie w późniejszej produkcji.  10．Co-EMIB（Foveros + EMIB）Co-EMIB to połączenie technologii EMIB i Foveros. EMIB odpowiada głównie za połączenia poziome, umożliwiając łączenie ze sobą układów scalonych z różnymi rdzeniami niczym układanki. Foveros jest układany pionowo, niczym wieżowiec. Każde piętro może mieć zupełnie inny design. Na przykład, parter to siłownia, drugie piętro to budynek biurowy, a trzecie to apartament. Technologia pakowania łącząca EMIB i Foveros nazywa się Co-EMIB i jest bardziej elastyczną metodą produkcji układów scalonych, która pozwala na ich łączenie w poziomie, nawet gdy są ułożone w stos. Dzięki temu technologia ta umożliwia łączenie wielu układów scalonych 3D Foveros za pomocą EMIB, tworząc większy system. Poniższy rysunek przedstawia schemat technologii Co-EMIB.

Technologia obudów Co-EMIB może zapewnić wydajność porównywalną z wydajnością pojedynczego układu scalonego. Kluczem do osiągnięcia tej technologii jest wielokierunkowa technologia połączeń ODI (Omni-Directional Interconnect). ODI występuje w dwóch rodzajach. Oprócz połączeń typu „winda”, które łączą różne warstwy, istnieją również kładki łączące różne struktury trójwymiarowe, a także antresole między warstwami, co zapewnia niezwykle dużą elastyczność w różnych kombinacjach układów scalonych. Technologia obudów ODI umożliwia układom scalonym uzyskanie zarówno połączeń poziomych, jak i pionowych.

Co-EMIB wykorzystuje nową metodę pakowania 3D + 2D, aby zmienić sposób myślenia o projektowaniu układów scalonych z dawnych płaskich puzzli na układanie bloków. Dlatego, oprócz rewolucyjnych, nowych architektur obliczeniowych, takich jak komputery kwantowe, CO-EMIB można uznać za najlepszą praktykę w zakresie utrzymania i kontynuowania istniejącej architektury obliczeniowej i ekosystemu.

11.SoIC

SoIC, znany również jako TSMC-SoIC, to nowa technologia proponowana przez TSMC - System-on-Integrated-Chips. Oczekuje się, że technologia SoIC TSMC będzie produkowana masowo w 2021 roku. Czym właściwie jest SoIC? Tak zwany SoIC to innowacyjna technologia stosu wieloprocesorowego, która umożliwia integrację procesów na poziomie wafli poniżej 10 nanometrów. Najbardziej charakterystyczną cechą tej technologii jest struktura łączenia bez wypukłości, która skutkuje większą gęstością integracji i lepszą wydajnością operacyjną. SoIC obejmuje dwie formy techniczne: CoW (Chip-on-wafer) i WoW (Wafer-on-wafer). Z opisu TSMC, SoIC to technologia bezpośredniego łączenia (Bonding) wafla WoW do wafla lub układu CoW do wafla, która należy do technologii Front-End 3D (FE 3D), podczas gdy wyżej wymienione InFO i CoWoS należą do technologii Back-End 3D (BE 3D). TSMC i Siemens EDA (Mentor) współpracują w zakresie technologii SoIC i wprowadzają na rynek narzędzia do projektowania i weryfikacji. Poniższy rysunek przedstawia porównanie integracji układów scalonych 3D i SoIC.

Procesy produkcyjne układów SoIC i 3D IC są w pewnym stopniu podobne. Kluczem do SoIC jest uzyskanie struktury połączeń bez wypukłości, a gęstość TSV jest również wyższa niż w przypadku tradycyjnych układów scalonych 3D. Połączenia między układami wielowarstwowymi są realizowane bezpośrednio za pomocą ekstremalnie małej gęstości TSV. Jak pokazano na powyższym rysunku, jest to porównanie gęstości TSV i rozmiaru wypukłości w układach scalonych 3D IC i SoIC. Widać, że gęstość TSV układu SoIC jest znacznie wyższa niż w przypadku układów scalonych 3D. Jednocześnie połączenia między układami scalonymi również wykorzystują technologię bezpośredniego łączenia bez wypukłości. Odstępy między układami są mniejsze, a gęstość integracji wyższa. Dlatego produkty SoIC charakteryzują się również wyższą gęstością funkcjonalną niż tradycyjne układy scalone 3D IC.  12. Kostka XX-Cube (eXtended-Cube) to technologia integracji 3D ogłoszona przez Samsunga, która może pomieścić więcej pamięci na mniejszej przestrzeni i skrócić odległość sygnału między jednostkami. X-Cube jest używany w procesach wymagających wysokiej wydajności i przepustowości, takich jak 5G, sztuczna inteligencja oraz urządzenia przenośne i aplikacje wymagające dużej mocy obliczeniowej. X-Cube wykorzystuje technologię TSV do układania pamięci SRAM na komórkach logicznych, co pozwala pomieścić więcej pamięci na mniejszej przestrzeni. Jak widać na demonstracji technologii X-Cube, w przeciwieństwie do poprzedniego dwuwymiarowego równoległego pakowania wielu układów scalonych, pakowanie 3D X-Cube pozwala na układanie i pakowanie wielu układów scalonych, dzięki czemu gotowa struktura układu jest bardziej zwarta. Technologia TSV służy do łączenia układów scalonych, co zmniejsza zużycie energii przy jednoczesnym zwiększeniu szybkości transmisji. Technologia ta będzie wykorzystywana w najnowocześniejszych dziedzinach, takich jak 5G, AI, AR, HPC, układy mobilne i VR.

Technologia X-Cube znacząco skraca dystans transmisji sygnału między układami, zwiększa prędkość transmisji danych, zmniejsza zużycie energii, a także umożliwia dostosowanie przepustowości i gęstości pamięci do potrzeb klienta. Obecnie technologia X-Cube obsługuje już procesy 7 nm i 5 nm. Samsung będzie kontynuował współpracę z globalnymi producentami półprzewodników, aby wdrożyć tę technologię w nowej generacji wysokowydajnych układów.  
    Podsumuj  Zaawansowana technologia pakowaniaW tym artykule opisujemy 12 najpopularniejszych obecnie zaawansowanych technologii pakowania. Poniższa tabela przedstawia poziome porównanie tych najpopularniejszych zaawansowanych technologii pakowania.

Z porównania wynika, że ​​pojawienie się i szybki rozwój zaawansowanych technologii pakowania nastąpił głównie w ciągu ostatnich 10 lat. Technologia integracji obejmuje głównie 2D, 2.5D, 3D, 3D+2D, 3D+2.5D. Gęstość funkcjonalna obejmuje również niską, średnią, wysoką i ekstremalnie wysoką gęstość. Obszary zastosowań obejmują 5G, sztuczną inteligencję, urządzenia przenośne, urządzenia mobilne, serwery o wysokiej wydajności, komputery o wysokiej wydajności, karty graficzne o wysokiej wydajności i inne. Głównymi producentami aplikacji są znani producenci układów scalonych, tacy jak TSMC, Intel i SAMSUNG, co również odzwierciedla trend integracji zaawansowanych technologii pakowania i produkcji układów scalonych.

Na koniec podsumujmy: celem zaawansowanego pakowania jest:

Poprawa gęstości funkcjonalnej, skrócenie długości połączeń, poprawa wydajności systemu i zmniejszenie ogólnego zużycia energii.

Zaawansowane pakowanie stawia również nowe wymagania przed narzędziami EDA. Narzędzia EDA muszą obsługiwać projektowanie FIWLP, FOWLP, 2.5DTSV i 3D TSV, a także projektowanie wielopodłożowe. Ponieważ krzemowy interposer i podłoże pakujące (substrat) są często zintegrowane w produkcie, duże firmy EDA wprowadziły nowe narzędzia wspierające projektowanie i weryfikację zaawansowanych pakowań, w tym Synopsys, Cadence i Siemens EDA (Mentor) aktywnie w to zaangażowany.

Poniższy rysunek przedstawia zrzut ekranu zaawansowanego projektu obudowy narzędzia Siemens EDA XPD. Projekt obejmuje projektowanie 3D TSV i 2.5D TSV, interposer, podłoże, układ FlipChip, mikrowypukłości, układ BGA i inne elementy, które są szczegółowo i dokładnie odzwierciedlone w narzędziu EDA. Szczegółowe metody projektowania zaawansowanych obudów można znaleźć w nowej książce „Microsystems Based on SiP Technology”, która ukaże się wkrótce.

Typowy projekt zaawansowanego opakowania (zrzut ekranu projektu Siemens EDA XPD)

Zastrzeżenie: Niniejszy artykuł został przedrukowany z publikacji „SiP and Advanced Packaging Technology”, która wspiera ochronę praw własności intelektualnej. Prosimy o podanie oryginalnego źródła i autora przedruku. W przypadku naruszenia prosimy o kontakt w celu usunięcia przedruku.

Numer telefonu firmy: +86-0755-83044319
Faks/FAKS: +86-0755-83975897
E-mail: 1615456225@qq.com
QQ: 3518641314 Menedżer Li

QQ: 332496225 Menedżer Qiu

Adres: Pokój 809, Budynek C, Budynek Technologii Zhantao, nr 1079 Minzhi Avenue, Nowa Dzielnica Longhua, Shenzhen