특정 기술이 비교적 좁은 전문 분야에서 널리 알려지게 되는 데에는 역사적인 이유가 있으며, 유명 기업의 홍보 활동 또한 중요한 역할을 합니다. SiP(시스템 정보 패널) 기술을 대중에게 알린 것은 애플이며, 첨단 패키징 기술이 대중의 관심을 끌 수 있었던 것도 TSMC 덕분입니다. 애플이 자사의 iWatch에 SiP 기술이 적용되었다고 발표하면서 SiP 기술은 널리 알려지게 되었고, TSMC는 첨단 기술뿐 아니라 첨단 패키징에도 투자해야 한다고 강조했습니다. 이처럼 첨단 패키징 기술은 업계에서 첨단 기술만큼 중요한 기술로 인식되기 시작했습니다. 최근 몇 년 동안 첨단 패키징 기술은 계속해서 발전해 왔고, 새로운 용어들이 쏟아져 나오면서 다소 혼란스러운 상황입니다. 현재 첨단 패키징 관련 용어만 해도 수십 가지에 달합니다. 예를 들어, WLP(웨이퍼 레벨 패키지), FIWLP(팬인 웨이퍼 레벨 패키지), FOWLP(팬아웃 웨이퍼 레벨 패키지), eWLB(임베디드 웨이퍼 레벨 볼그리드 어레이), CSP(칩 스케일 패키지), WLCSP(웨이퍼 레벨 칩 스케일 패키지), CoW(칩 온 웨이퍼), WoW(웨이퍼 온 웨이퍼), FOPLP(팬아웃 패널 레벨 패키지), InFO(통합 팬아웃), CoWoS(칩 ​​온 웨이퍼 온 기판), HBM(고대역폭 메모리), HMC(하이브리드 메모리 큐브), Wide-IO(와이드 인풋 아웃), EMIB(임베디드 멀티 다이 인터커넥트 브리지), Foveros, Co-EMIB, ODI(옴니디렉셔널 인터커넥트), 3D IC, SoIC, X-Cube 등은 첨단 패키징 기술입니다. 이러한 놀라운 첨단 패키징 기술들을 어떻게 구분하고 이해할 수 있을까요? 이 글은 독자들에게 다음과 같은 내용을 전달하고자 합니다. 먼저, 구분을 쉽게 하기 위해 고급 포장을 두 가지 범주로 나누겠습니다.① Advanced packaging technology based on XY plane extension주로 RDL을 통해 신호 확장 및 상호 연결에 사용됩니다.② Z축 확장에 기반한 고급 패키징 기술주로 신호 ​​확장 및 상호 연결을 위해 TSV를 통해 이루어집니다.  
   Based on XY plane extension 첨단 포장 기술
 

여기서 XY 평면은 웨이퍼 또는 칩의 XY 평면을 의미합니다. 이러한 패키지 유형의 특징은 실리콘 관통 구멍(TSV)이 없다는 것입니다. 신호 확장 수단 또는 기술은 주로 RDL 레이어를 통해 구현됩니다. 일반적으로 기판이 없으며, RDL 배선은 칩의 실리콘 본체 또는 추가 몰딩에 부착됩니다. 최종 패키지 제품에 기판이 없기 때문에 이러한 패키지는 비교적 얇으며 현재 스마트폰에 널리 사용되고 있습니다.

1.FOWLP

FOWLP(Fan-out Wafer Level Package)는 WLP(Wafer Level Package)의 한 종류이므로, 먼저 WLP 웨이퍼 레벨 패키징에 대해 이해해야 합니다.

WLP 기술이 등장하기 전에는 기존의 패키징 공정은 주로 다이 커팅 및 슬라이싱 후에 이루어졌습니다. 웨이퍼를 먼저 절단하고 슬라이싱한 다음 다양한 형태로 패키징했습니다.

WLP(웨이퍼 레벨 패키징)는 2000년경에 등장했습니다. 팬인(Fan-in) 방식과 팬아웃(Fan-out) 방식 두 가지 유형이 있습니다. WLP는 기존 패키징 방식과 차이가 있습니다. 패키징 공정의 대부분은 웨이퍼를 조작하는 데 집중됩니다. 즉, 웨이퍼 상에서 전체 패키징(Packaging)이 수행되고, 패키징이 완료되면 웨이퍼를 조각으로 자릅니다. 패키징 완료 후 조각으로 자르기 때문에 패키징된 칩의 크기는 베어칩의 크기와 거의 동일합니다. 따라서 CSP(칩 스케일 패키지) 또는 WLCSP(웨이퍼 레벨 칩 스케일 패키징)라고도 합니다. 이러한 패키징 방식은 가볍고 작고 얇은 소비자 전자 제품의 시장 트렌드에 부합합니다. 기생 정전 용량과 인덕턴스가 비교적 작고, 저비용 및 우수한 방열 성능이라는 장점을 가지고 있습니다.

초기에 WLP는 주로 팬인(Fan-in) 방식을 채택했는데, 이를 팬인 WLP 또는 FIWLP라고 부를 수 있습니다. 이 방식은 주로 면적이 작고 핀 수가 적은 칩에 사용됩니다.

IC 기술이 발전함에 따라 칩 면적이 줄어들고, 그 면적 내에 충분한 핀을 수용할 수 없게 되었습니다. 따라서 칩 영역 외부의 연결을 위해 RDL을 최대한 활용하여 더 많은 핀을 확보하는 팬아웃 WLP(Fan-Out WLP) 패키징 방식이 개발되었습니다.

FOWLP 방식에서는 RDL과 범프가 베어칩의 주변부로 연결되어야 하므로, 베어칩 웨이퍼를 먼저 다이싱 및 분할한 후, 분리된 베어칩들을 재구성하여 웨이퍼 공정을 진행합니다. 이러한 과정을 거쳐 배치 공정 및 금속 배선 연결을 통해 최종 패키지를 제작합니다. FOWLP 패키지 제작 공정은 아래 그림에 나타나 있습니다.

FOWLP는 여러 회사에서 지원하며, 회사마다 명명 방식이 다릅니다. 아래 그림은 주요 회사에서 제공하는 FOWLP를 보여줍니다.

Whether using Fan-in or Fan-out, the connection between WLP wafer-level packaging and PCB is in the form of flip chip. The active side of the chip faces down towards the printed circuit board, which can achieve the shortest electrical path, which also ensures higher speed and less parasitic effects. On the other hand, due to the use of batch packaging, the entire wafer can be packaged at once, and cost reduction is another driving force for wafer-level packaging.  2. 정보InFO(Integrated Fan-out)는 TSMC가 2017년에 개발한 FOWLP 패키징 기술의 발전된 형태입니다. FOWLP 공정을 통합한 것으로, FOWLP가 팬아웃 패키징 공정 자체에 초점을 맞춘 반면, InFO는 여러 칩의 팬아웃 공정을 통합한 기술로 이해할 수 있습니다. InFO는 여러 칩을 통합할 수 있는 공간을 제공하며, 무선 주파수 및 무선 칩, 프로세서 및 베이스밴드 칩, 그래픽 프로세서, 네트워크 칩 등의 패키징에 적용될 수 있습니다. 아래 그림은 FIWLP, FOWLP 및 InFO의 비교도입니다.

Apple's iPhone processors have been produced by Samsung in the early years, but TSMC has taken orders for two generations of iPhone processors, starting with the Apple A11. One of the keys is TSMC's new packaging technology InFO, which allows chips to be directly interconnected, reducing thickness and freeing up valuable space for batteries or other parts.

애플은 아이폰 7부터 인포(InFO) 패키징 기술을 적용해 왔으며 앞으로도 계속 사용할 예정입니다. 아이폰 8, 아이폰 X를 비롯한 향후 출시될 다른 휴대폰 브랜드들도 이 기술을 도입할 것으로 예상됩니다. 애플과 TSMC의 협력은 FOWLP 기술의 적용 양상을 변화시켰으며, 앞으로 시장에서 FOWLP(인포) 패키징 기술이 점차 널리 수용되고 적용될 수 있도록 할 것입니다.  3.FOPLPFOPLP(Fan-out Panel Level Package) 패널 레벨 패키징은 FOWLP의 개념과 기술을 기반으로 하지만, 더 큰 패널을 사용하여 300mm 실리콘 웨이퍼 칩보다 수 배 큰 패키지 제품을 대량 생산할 수 있습니다. FOPLP 기술은 FOWLP 기술의 확장으로, 더 큰 정사각형 캐리어 보드에서 팬아웃 공정을 수행하기 때문에 FOPLP 패키징 기술이라고 불립니다. 패널 캐리어 보드는 PCB 캐리어 보드 또는 LCD 패널용 글래스 캐리어 보드일 수 있습니다. 현재 FOPLP는 24~18인치(610~457mm) PCB 캐리어 보드를 사용하는데, 이는 300mm 실리콘 웨이퍼의 약 4배에 달하는 면적입니다. 따라서 300mm 실리콘 웨이퍼보다 4배 큰 크기의 첨단 패키징 제품을 대량 생산할 수 있는 단일 공정으로 볼 수 있습니다. FOWLP 공정과 마찬가지로 FOPLP 기술은 패키징의 프런트엔드 및 백엔드 공정을 통합할 수 있습니다. 이는 일회성 포장 공정으로 간주될 수 있으므로 생산 및 재료 비용을 크게 절감할 수 있습니다. 아래 그림은 FOWLP와 FOPLP의 비교를 보여줍니다.

FOPLP는 PCB 생산 기술을 이용하여 RDL(Residual Display Line)을 생산합니다. 현재 라인 폭과 라인 간격은 10μm 이상입니다. SMT 장비를 사용하여 칩과 수동 부품을 실장합니다. 패널 면적이 웨이퍼 면적보다 훨씬 크기 때문에 한 번에 더 많은 제품을 패키징할 수 있습니다. FOWLP에 비해 비용 효율성이 뛰어납니다. 현재 삼성전자, ASE 등 전 세계 주요 패키징 업체들이 FOPLP 공정 기술에 적극적으로 투자하고 있습니다.  4.EMIBEMIB(Embedded Multi-Die Interconnect Bridge)는 인텔에서 제안하고 활발히 적용하고 있는 임베디드 멀티칩 인터커넥트 브리지(EMIB) 첨단 패키징 기술입니다. 앞서 설명한 세 가지 첨단 패키지와 달리 EMIB는 기판 기반 패키지입니다. EMIB는 TSV(Through-Silicon Vessel)가 없기 때문에 XY 평면 확장을 기반으로 하는 첨단 패키징 기술로 분류됩니다. EMIB 개념은 실리콘 인터포저를 기반으로 하는 2.5D 패키징과 유사하며, 실리콘 웨이퍼를 통해 국부적으로 고밀도 상호 연결을 구현합니다. 기존 2.5인치 패키징과 비교했을 때, EMIB 기술은 일반적인 패키징 수율을 유지하고, 추가 공정이 필요 없으며, TSV가 없어 설계가 간단하다는 장점을 가지고 있습니다. 기존 SoC 칩은 CPU, GPU, 메모리 컨트롤러, IO 컨트롤러를 각각 하나의 공정으로만 제조할 수 있었습니다. 하지만 EMIB 기술을 사용하면 CPU와 GPU는 높은 공정 요구 사항을 충족해야 하므로 10nm 공정을 사용할 수 있습니다. IO 유닛과 통신 유닛은 14nm 공정을, 메모리 부분은 22nm 공정을 사용할 수 있습니다. EMIB 첨단 패키징 기술을 통해 세 가지 서로 다른 공정을 하나의 프로세서에 통합할 수 있습니다. 아래 그림은 EMIB의 개략도입니다.    

실리콘 인터포저와 비교했을 때, EMIB 실리콘 웨이퍼는 크기가 작고, 유연성이 뛰어나며, 경제적입니다. EMIB 패키징 기술은 필요에 따라 CPU, IO, GPU는 물론 FPGA, AI 등 다양한 칩을 하나의 칩으로 패키징할 수 있습니다. 10nm, 14nm, 22nm 등 다양한 공정의 칩을 하나의 칩으로 패키징하여 유연한 비즈니스 요구를 충족할 수 있습니다.

EMIB를 통해 KBL-G 플랫폼은 인텔 코어 프로세서와 AMD 라데온 RX 베가 M GPU를 통합합니다. 인텔 프로세서의 강력한 컴퓨팅 성능과 AMD GPU의 뛰어난 그래픽 성능을 결합하고 탁월한 냉각 성능을 제공합니다. 이 칩은 역사적인 혁신을 이루며 제품 경험을 새로운 차원으로 끌어올렸습니다.

   Z축 확장을 기준으로 첨단 포장 기술  

Z축 확장을 기반으로 하는 고급 패키징 기술은 주로 신호 ​​확장 및 상호 연결을 위해 TSV(Transmission Switching Variation)를 사용합니다. TSV는 2.5D TSV와 3D TSV로 나눌 수 있습니다. TSV 기술을 통해 여러 칩을 수직으로 적층하고 상호 연결할 수 있습니다.

3D TSV 기술에서는 칩들이 서로 매우 가깝게 배치되어 지연 시간이 줄어듭니다. 또한, 인터커넥트 길이가 짧아짐에 따라 관련 기생 효과가 감소하여 디바이스가 더 높은 주파수에서 동작할 수 있게 되므로 성능 향상과 비용 절감 효과를 얻을 수 있습니다. TSV 기술은 3차원 패키징의 핵심 기술입니다. 반도체 집적회로 제조업체, 집적회로 제조 파운드리, 패키징 파운드리, 신기술 개발업체, 대학 및 연구기관, 기술 연합 등 다양한 연구 기관에서 TSV 공정에 대한 연구 개발을 활발히 진행해 왔습니다. 또한, Z축 확장을 기반으로 하는 첨단 패키징 기술은 주로 TSV를 통해 신호 확장 및 상호 연결을 수행하지만, RDL(Residual Distribution Line) 역시 필수적이라는 점에 유의해야 합니다. 예를 들어, 위쪽 칩과 아래쪽 칩의 TSV를 정렬할 수 없는 경우 RDL을 통한 로컬 상호 연결이 필요합니다.    5.CoWoS
CoWoS(Chip-on-Wafer-on-Substrate)는 TSMC에서 출시한 2.5D 패키징 기술입니다. CoWoS는 칩을 실리콘 어댑터 보드(인터포저)에 패키징하고, 실리콘 어댑터 보드에 고밀도 배선을 사용하여 상호 연결한 다음, 아래 그림과 같이 패키징 기판에 설치합니다.

CoWoS와 앞서 언급한 InFO는 모두 TSMC 제품입니다. CoWoS는 실리콘 인터포저를 가지고 있지만 InFO는 그렇지 않습니다. CoWoS는 비교적 많은 연결 수와 작은 패키지 크기를 특징으로 하는 고급 시장을 겨냥하고 있습니다. InFO는 더 작은 패키지 크기와 적은 연결 수를 특징으로 하는 비용 효율적인 시장을 겨냥하고 있습니다.

TSMC는 2012년부터 CoWoS 기술의 양산에 돌입했습니다. 이 기술은 고밀도 실리콘 인터포저를 통해 여러 칩을 하나의 패키지로 묶고 상호 연결하여 소형 패키지, 고성능, 저전력 소비, 핀 수 감소 등의 효과를 구현합니다.

CoWoS 기술은 널리 사용되고 있습니다. 엔비디아의 GP100과 알파고를 이긴 구글의 TPU2.0 칩 모두 CoWoS 기술을 활용하고 있습니다. 인공지능(AI) 분야에도 CoWoS 기술이 많이 적용되었습니다. 현재 NVIDIA, AMD, 구글, 자일링스, 화웨이 하이실리콘 등 하이엔드 칩 제조업체들이 CoWoS 기술을 적극적으로 지원하고 있습니다.

6.HBMHBM(고대역폭 메모리)은 주로 고급 그래픽 카드 시장을 겨냥한 고대역폭 메모리입니다. HBM은 3D TSV 및 2.5D TSV 기술을 사용하여 3D TSV를 통해 여러 메모리 칩을 적층하고, 2.5D TSV 기술을 사용하여 캐리어 보드 상에서 적층된 메모리 칩과 GPU를 상호 연결합니다. 아래 그림은 HBM 기술의 개략도입니다.

HBM은 현재 HBM, HBM2, HBM2E의 세 가지 버전이 있으며, 각각 128GBps/스택, 256GBps/스택, 307GBps/스택의 대역폭을 제공합니다. 최신 HBM3는 아직 개발 중입니다. HBM 표준은 AMD, NVIDIA, Hynix에서 추진하고 있습니다. AMD는 플래그십 그래픽 카드에 HBM 표준을 최초로 적용하여 최대 512GBps의 메모리 대역폭을 구현했습니다. NVIDIA도 뒤이어 HBM 표준을 사용하여 1TBps의 메모리 대역폭을 달성했습니다. DDR5와 비교했을 때 HBM의 성능은 3배 이상 향상되었지만 전력 소비는 50% 감소했습니다.  7. 현대자동차HMC(Hybrid Memory Cube)는 마이크론이 주도적으로 개발한 하이브리드 스토리지 큐브로, 특히 멀티프로세서 아키텍처를 사용하는 하이엔드 서버 시장을 목표로 합니다. HMC는 적층형 DRAM 칩을 사용하여 더 높은 메모리 대역폭을 구현합니다. 또한, 3D TSV 통합 기술을 통해 메모리 컨트롤러를 DRAM 스택 패키지에 통합합니다. 아래 그림은 HMC 기술의 개략도입니다.

HBM과 HMC를 비교해 보면 매우 유사하다는 것을 알 수 있습니다. 두 DRAM 칩 모두 3D TSV를 통해 적층되고 상호 연결되며, 그 아래에 로직 제어 칩이 있습니다. 둘의 차이점은 HBM은 인터포저와 GPU를 통해 상호 연결되는 반면, HMC는 인터포저와 중간의 2.5D TSV 없이 기판에 직접 설치된다는 점입니다. HMC 적층 구조에서 3D TSV의 직경은 약 5~6μm이며, 그 수는 2000개를 넘습니다. DRAM 칩은 일반적으로 50μm까지 얇게 만들어지고, 20μm의 마이크로 범프를 통해 연결됩니다. 과거에는 메모리 컨트롤러가 프로세서에 내장되어 있었기 때문에 고성능 서버에서 많은 수의 메모리 모듈을 사용해야 할 경우 메모리 컨트롤러 설계가 매우 복잡했습니다. 하지만 이제 메모리 컨트롤러가 메모리 모듈에 통합되면서 메모리 컨트롤러 설계가 크게 단순화되었습니다. 또한 HMC는 고속 직렬 인터페이스(SerDes)를 사용하여 고속 인터페이스를 구현하는데, 이는 프로세서와 메모리가 멀리 떨어져 있는 상황에 적합합니다.  8. 와이드 IO삼성에서 주력 기술로 개발한 광대역 입출력(Wide-IO, Wide Input Output) 기술은 현재 2세대까지 발전했습니다. 이 기술은 최대 512비트의 메모리 인터페이스 폭을 구현할 수 있으며, 메모리 인터페이스 동작 주파수는 최대 1GHz에 달합니다. 총 메모리 대역폭은 68Gbps로, DDR4 인터페이스(34Gbps)의 두 배에 이릅니다. Wide-IO는 로직 칩 위에 메모리 칩을 적층하는 방식으로 구현됩니다. 메모리 칩은 아래 그림과 같이 3D TSV(Through-Surface Vapor)를 통해 로직 칩 및 기판에 연결됩니다.

Wide-IO는 TSV 아키텍처의 수직 적층 패키징 장점을 활용하여 스마트폰, 태블릿, 휴대용 게임 콘솔과 같은 모바일 기기의 요구 사항을 충족하는 속도, 용량 및 전력 특성을 갖춘 모바일 메모리를 구현할 수 있습니다. 주요 목표 시장은 저전력 소비가 요구되는 모바일 기기입니다.  9. 포베로스인텔은 앞서 소개한 EMIB 고급 패키징 기술에 더해, Foveros 액티브 온보드 기술도 함께 선보였습니다. 인텔의 기술 소개에서 Foveros는 이종 집적화를 위한 3D 면대면 칩 스택(3D Face to Face Chip Stack)으로, 3차원 면대면 이종 집적 칩 스택을 의미합니다. EMIB와 Foveros의 차이점은 EMIB는 2D 패키징 기술인 반면, Foveros는 3D 스태킹 패키징 기술이라는 점입니다. 2D EMIB 패키징 방식과 비교했을 때, Foveros는 소형 제품이나 높은 메모리 대역폭을 요구하는 제품에 더 적합합니다. 사실 칩 성능과 기능 면에서는 EMIB와 Foveros 사이에 큰 차이가 없습니다. 두 기술 모두 서로 다른 사양과 기능을 가진 칩들을 통합하여 각기 다른 역할을 수행합니다. 그러나 크기와 전력 소비 측면에서 Foveros 3D 스태킹 기술의 장점이 두드러집니다. Foveros를 통해 전송되는 데이터 비트당 전력 소모가 매우 낮습니다. Foveros 기술은 범프 간격 축소, 집적도 향상, 그리고 칩 스태킹 기술을 통해 구현되었습니다. 아래 그림은 포베로스 3D 패키징 기술의 개략도입니다.

최초의 포베로스(Foveros) 3D 적층형 마더보드 칩인 레이크필드(LakeField)는 10nm 아이스 레이크(Ice Lake) 프로세서와 22nm 코어를 통합했습니다. 완벽한 PC 기능을 갖추고 있지만 크기는 동전 몇 개에 불과합니다. 포베로스는 더욱 발전된 3D 패키징 기술이지만, EMIB를 대체하는 것은 아닙니다. 인텔은 향후 제조 과정에서 두 기술을 결합할 예정입니다.  10. 공동 EMIB(Foveros + EMIB)Co-EMIB는 EMIB와 Foveros를 결합한 기술입니다. EMIB는 주로 수평 연결을 담당하여 서로 다른 코어를 가진 칩들을 퍼즐처럼 연결할 수 있게 해줍니다. Foveros는 고층 건물을 짓는 것처럼 수직으로 쌓아 올립니다. 각 층마다 완전히 다른 디자인을 적용할 수 있습니다. 예를 들어 1층은 체육관, 2층은 사무실, 3층은 아파트로 구성할 수 있습니다. EMIB와 Foveros를 결합한 패키징 기술을 Co-EMIB라고 하며, 이는 칩을 쌓아 올리는 동안에도 수평 연결이 계속 가능하도록 하는 더욱 유연한 칩 제조 방식입니다. 따라서 이 기술은 EMIB를 통해 여러 개의 3D Foveros 칩을 연결하여 더 큰 칩 시스템을 만들 수 있습니다. 아래 그림은 Co-EMIB 기술의 개략도입니다.

Co-EMIB 패키징 기술은 단일 칩에 버금가는 성능을 제공할 수 있습니다. 이 기술의 핵심은 ODI(Omni-Directional Interconnect) 전방향 상호 연결 기술입니다. ODI에는 두 가지 유형이 있습니다. 서로 다른 층을 연결하는 엘리베이터형 연결 외에도, 서로 다른 3차원 구조를 연결하는 오버패스와 층 사이의 메자닌이 있어 다양한 칩 조합에 매우 높은 유연성을 제공합니다. ODI 패키징 기술을 통해 칩은 수평 및 수직 상호 연결을 모두 구현할 수 있습니다.

Co-EMIB는 새로운 3D + 2D 패키징 방식을 통해 칩 설계 사고방식을 기존의 평면 퍼즐 방식에서 블록 쌓기 방식으로 전환했습니다. 따라서 양자 컴퓨팅과 같은 혁신적인 컴퓨팅 아키텍처는 물론, 기존 컴퓨팅 아키텍처 및 생태계를 유지하고 발전시키는 데 있어 최고의 모범 사례라고 할 수 있습니다.

11.SoIC

SoIC(TSMC-SoIC라고도 함)는 TSMC에서 제안한 새로운 기술로, 시스템 온 집적 칩(System-on-Integrated-Chips)을 의미합니다. TSMC의 SoIC 기술은 2021년에 양산될 것으로 예상됩니다. SoIC란 정확히 무엇일까요? SoIC는 웨이퍼 레벨에서 10나노미터 이하의 공정을 집적화할 수 있는 혁신적인 멀티칩 스택 기술입니다. 이 기술의 가장 두드러진 특징은 범프가 없는 본딩 구조로, 이를 통해 집적 밀도를 높이고 동작 성능을 향상시킬 수 있다는 점입니다. SoIC는 CoW(칩 온 웨이퍼)와 WoW(웨이퍼 온 웨이퍼) 두 가지 기술 형태로 나뉩니다. TSMC의 설명에 따르면, SoIC는 WoW 웨이퍼-웨이퍼 또는 CoW 칩-웨이퍼 직접 본딩 기술로, 프런트엔드 3D(FE 3D) 기술에 속하며, 앞서 언급한 InFO와 CoWoS는 백엔드 3D(BE 3D) 기술에 속합니다. TSMC와 지멘스 EDA(멘토)는 SoIC 기술 분야에서 협력하고 있으며, 관련 설계 및 검증 도구를 출시했습니다. 아래 그림은 3D IC와 SoIC 통합을 비교한 것입니다.

구체적으로 말하자면, SoIC와 3D IC의 제조 공정은 다소 유사합니다. SoIC의 핵심은 범프가 없는 접합 구조를 구현하는 것이며, TSV 밀도 또한 기존 3D IC보다 높습니다. 다층 칩 간의 상호 연결은 매우 작은 TSV를 통해 직접 이루어집니다. 위 그림은 3D IC와 SoIC의 TSV 밀도 및 범프 크기를 비교한 것으로, SoIC의 TSV 밀도가 3D IC보다 훨씬 높은 것을 알 수 있습니다. 또한, 칩 간의 상호 연결에도 범프 없는 직접 접합 기술이 사용되어 칩 간격이 좁아지고 집적 밀도가 높아집니다. 따라서 SoIC 제품은 기존 3D IC보다 기능 밀도가 더 높습니다.  12. X-큐브X-Cube (eXtended-Cube) is a 3D integration technology announced by Samsung that can accommodate more memory in a smaller space and shorten the signal distance between units. X-Cube is used in processes that require high performance and bandwidth, such as 5G, artificial intelligence, and wearable or mobile devices and applications that require high computing power. X-Cube uses TSV technology to stack SRAM on top of logic cells, which can accommodate more memory in a smaller space. As can be seen from the X-Cube technology demonstration, unlike the previous 2D parallel packaging of multiple chips, X-Cube? 3D packaging allows multiple chips to be stacked and packaged, making the finished chip structure more compact. TSV technology is used to connect the chips, which reduces power consumption while increasing the transmission rate. This technology will be used in the most cutting-edge fields such as 5G, AI, AR, HPC, mobile chips, and VR.

X-Cube 기술은 칩 간 신호 전송 거리를 획기적으로 단축하고, 데이터 전송 속도를 향상시키며, 전력 소비를 줄일 뿐만 아니라 고객 요구에 따라 메모리 대역폭과 밀도를 맞춤 설정할 수 있습니다. 현재 X-Cube 기술은 7nm 및 5nm 공정을 지원하고 있으며, 삼성은 차세대 고성능 칩에 이 기술을 적용하기 위해 글로벌 반도체 기업들과 지속적으로 협력할 것입니다.  
    요약  첨단 포장 기술이 글에서는 오늘날 가장 널리 사용되는 12가지 첨단 포장 기술을 설명합니다. 아래 표는 이러한 주류 첨단 포장 기술들을 비교한 것입니다.

비교를 통해 알 수 있듯이, 첨단 패키징 기술의 등장과 급속한 발전은 주로 지난 10년 동안 이루어졌습니다. 첨단 패키징 기술은 주로 2D, 2.5D, 3D, 3D+2D, 3D+2.5D 등을 포함하며, 기능 밀도 또한 저밀도, 중밀도, 고밀도, 초고밀도로 구분됩니다. 응용 분야는 5G, 인공지능(AI), 웨어러블 기기, 모바일 기기, 고성능 서버, 고성능 컴퓨팅, 고성능 그래픽 카드 등 매우 광범위합니다. 주요 제조업체로는 TSMC, 인텔, 삼성과 같은 유명 칩 제조업체들이 있으며, 이는 첨단 패키징과 칩 제조의 통합 추세를 반영합니다.

마지막으로 요약하자면, 첨단 포장의 목적은 다음과 같습니다.

기능 밀도를 향상시키고, 상호 연결 길이를 단축하며, 시스템 성능을 개선하고, 전체 전력 소비를 줄입니다.

첨단 패키징 기술은 EDA 툴에 새로운 요구 사항을 제시합니다. EDA 툴은 FIWLP, FOWLP, 2.5DTSV 및 3D TSV 설계는 물론 멀티 기판 설계도 지원해야 합니다. 실리콘 인터포저와 패키징 기판(Substrate)이 제품에서 통합되는 경우가 많기 때문에 Synopsys, Cadence, Siemens EDA(Mentor)를 비롯한 주요 EDA 업체들이 첨단 패키징 설계 및 검증을 지원하는 새로운 툴을 출시하며 이 분야에 적극적으로 참여하고 있습니다.

아래 그림은 지멘스 EDA XPD 툴의 고급 패키징 설계 화면 캡처입니다. 이 설계에는 3D TSV 및 2.5D TSV 설계, 인터포저, 기판, 플립칩, 마이크로범프, BGA 등 다양한 요소가 포함되어 있으며, EDA 툴에서 이러한 요소들이 상세하고 정확하게 구현됩니다. 고급 패키징 설계 방법에 대한 자세한 내용은 곧 출간될 신간 "SiP 기술 기반 마이크로시스템"을 참조하십시오.

일반적인 고급 패키징 디자인 (지멘스 EDA XPD 디자인 스크린샷)

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