“先进封装”一文打尽

2022-03-16 402

一项技术能从相对狭窄的专业领域肃为人知，有历史的原因，也请著名公司的推波助澜，把SiP导致大众是苹果（Apple），而先进封装能引起公众广泛关注因为台积电（TSMC）。苹果说，我的i看采用了SiP技术，SiP从此广为人知；台积电说，除了先进工艺，我还要搞先进封装，先进封装因此被提到和先进工艺同样重要的地位了。近些年，先进封装技术不断保证，新名词也层出不穷，让人有些眼花缭乱，目前可以批量生产的先进封装相关名称至少有几十种。例如：WLP(Wafer Level Package)、FIWLP(Fan-in Wafer Level Package)、FOWLP(Fan-Out Wafer Level Package)、eWLB(embedded Wafer Level BallGrid Array)、CSP(Chip Scale Package)、WLCSP(Wafer Level Chip Scale)封装）、CoW（晶圆上芯片）、WoW（晶圆上晶圆）、 FOPLP（扇出面板级封装）、InFO（集成扇出）、CoWoS（基板上晶圆芯片）、HBM（高带宽存储器）、HMC（混合存储立方体）、Wide-IO（宽输入输出）、EMIB（嵌入式多芯片互连桥）、Foveros、Co-EMIB、ODI（全方位互连）、3D IC、 SoIC、X-Cube……等等……这些都属于先进封装技术。如何区分并理解这些让人眼花缭乱的先进封装技术呢？这就是本文要告诉读者的。首先，为了区分，我们将先进封装分为这样的类：①基于XY平面延伸的先进封装技术，主要通过RDL进行信号的延伸和互连；② 基于Z轴延伸的先进封装技术，主要是通过TSV进行信号延伸和互连。
基于XY平面延伸的 先进封装技术

这里的XY平面指的是或者晶圆芯片的XY平面，这类封装的保护特点就是没有TSV硅通孔，其信号延伸的手段或者技术来实现，通常没有封装，RDL布线时是依附在其芯片的硅体上，或者在附加的Molding上。由于最终的封装产品没有封装，所以主要此类封装都比较薄，目前在智能手机中得到了广泛的应用。

1. FOWLP

FOWLP（Fan-out Wafer Level Package）是WLP（Wafer Level Package）的一种，因此我们首先需要了解WLP晶圆级封装。

在WLP技术出现之前，传统封装工艺步骤主要在裸片切割分片后进行，先对晶圆（Wafer）进行切割分片（Dicing），然后再封装（Packaging）成各种形态。

WLP于2000年左右问世，有两种类型：Fan-in（扇入式）和Fan-Out（扇出式）WLP晶圆级封装和传统封装不同，在封装过程中大部分工艺流程都是对晶圆进行操作，即在晶圆上进行整体封装（Packaging），封装完成后再进行切割分片。因为封装完成后再进行切割分片，因此，封装后的芯片尺寸与裸芯片几乎一致，因此也被称为CSP（Chip Scale） Package）或者WLCSP（Wafer Level Chip Scale Packaging），此类封装符合消费类电子产品轻、小、短、薄化的市场趋势，寄生电容、电感都比较小，并具有低压、低压佳等优点。

开始WLP多采用Fan-in形态，可称为Fan-in WLP或FIWLP，主要满足较小型、引脚数量较少的芯片。

随着IC工艺的提升，芯片面积缩小，芯片内部面积无法容纳足够的引脚数量，因此，衍生出Fan-Out WLP封装形态，也称为FOWLP，实现在芯片面积范围外充分利用RDL做连接，以获取更多的引脚数量。

FOWLP，由于达到了RDL和Bump引出到裸芯片的外围，因此需要先进行裸芯片晶圆的划片分割，然后将独立的裸芯片重新配置到晶圆工艺中，并以此为基础，通过批量处理、金属化互连，形成最终封装。FOWLP封装流程如下所示。

FOWLP得到了很多公司的支持，不同的公司也有不同的命名方法，下图所示为各大公司提供的FOWLP。

无论是采用Fan-in还是Fan-out，WLP晶圆级速度封装和PCB的连接都采用倒装芯片形式，芯片有源面朝下对着印刷电路板，可以实现最短的电路径，这也保证了更高的和更少的寄生效应。另外，由于采用批量封装，整个晶圆能够实现一次全部封装，成本的也是降低晶圆级封装的另一个推动力。 2. 信息 InFO（Integrated Fan-out）是台积电（TSMC）于2017年开发出来的FOWLP先进封装技术，是在FOWLP工艺上的集成，可以理解为多个芯片Fan-Out工艺的集成，而FOWLP则偏重于Fan-Out封装工艺本身。 InFO给出了多个芯片集成的空间，可评估RF和无线芯片的封装，处理器和基带芯片的封装，图形处理器和网络芯片的封装。下图为FIWLP，FOWLP和InFO对比示意图。

苹果iPhone处理器早年一直是三星来生产，但台积电却从苹果A11开始，接连独取两代iPhone处理器订单，关键，就位于台积电全新封装技术InFO之一，使芯片与芯片之间可以直接互连，减少厚度，腾出宝贵的空间给电池或其他部件使用。

苹果从iPhone 7就开始InFO封装，后续继续在用，iPhone 8、iPhone X，包括后来其他品牌的手机也开始普遍使用该技术。苹果和台积电的加入改变了FOWLP技术的应用状况，导致市场开始逐渐并接受普遍应用FOWLP（InFO）封装技术。 3．FOPLP FOPLP（Fan-out Panel Level Package）面板级封装，形成了FOWLP的思路和技术面积，但采用了更大的面板，因此可以量体积倍数于300毫米硅晶圆芯片的封装产品。 FOPLP技术是FOWLP技术的延伸，在更大的方形载板上进行Fan-Out制造工艺，因此被称为FOPLP封装技术，其面板载板可以采用PCB载板，或者液晶面板用的玻璃载板。目前来看，FOPLP 采用了如 24×18 英寸（610×457mm）的 PCB 载板，其面积为 300 mm 硅晶圆的 4 倍，因此可以简单的看作在一次的制造过程下，就可以量总量 4 倍于 300 mm 硅晶圆的先进封装产品。与 FOWLP 工艺相同，FOPLP技术可以将前后封装工艺流程整合进行，可以将其视为一次的封装工艺流程，因此可以大幅降低生产与材料等各项成本。下图为FOWLP和FOPLP比较。

FOPLP采用了PCB上的生产技术进行RDL的生产，其线宽、线间距目前均大于10um，采用SMT设备进行芯片和无源器件的贴装，由于面板面积远大于晶圆面积，因而可以一次封装更多的产品。相对于FOWLP，FOPLP具有更大的成本优势。目前，大型封装业者包括三星电子、日月光均积极投入其到FOPLP制程技术中。 4. EMIB EMIB（Embedded Multi-Die Interconnect Bridge）嵌入式多芯片互连桥先进封装技术是由 Intel 提出并积极应用的，与前面描述的 3 种先进封装不同，EMIB 属于有封装类封装，因为 EMIB 也没有 TSV，因此也被划分到基于 XY 平面延伸的先进封装技术。 EMIB理念与基于硅片内层的2.5D封装类似，是通过硅片进行局部高密度互连。与传统2.5封装的相比，因为没有TSV，因此EMIB技术具有正常的封装良率、不需要额外工艺和设计简单等优点。传统的SoC芯片，CPU、GPU、内存控制器及IO控制器都只能采用一种工艺制造。采用EMIB技术，CPU、GPU对工艺要求高，可以采用10nm工艺， IO单元、通讯单元可以采用14nm工艺，内存部分则可以采用22nm工艺，采用EMIB先进封装技术可以把不同的工艺整合到一起成为一个处理器。下图是EMIB示意图。

和硅内层（中介层）相比，EMIB硅片更微小、更灵活、更经济。EMIB封装技术可以根据需要将CPU、IO、GPU甚至FPGA、AI等芯片封装到一起，能够把10nm、14nm、22nm等多种不同工艺的芯片封装放在同一芯片上，适应灵活的业务的需求。

通过 EMIB 方式，KBL-G 平台将英特尔酷睿处理器与 AMD Radeon RX Vega M GPU 整合在一起，同时具备了英特尔处理器强大的计算能力与 AMD GPU 的出色图形能力，并且还有出色的笔记本体验。这颗芯片创造了历史，也让产品体验达到了一个新的台阶。

基于Z轴延伸的 先进封装技术

基于Z轴延伸的先进封装技术主要是通过TSV进行信号延伸和互连，TSV可分为2.5D TSV和3D TSV，通过TSV技术，可以将多个芯片进行垂直互连。

在3D TSV技术中，芯片相互靠近很近，所以延迟会减少，另外互连长度的长度，能减少相关寄生效应，使器件的频率运行，从而转化为性能改进，并更大的降低成本程度。TSV技术是三维封装的关键技术，包括半导体集成制造商、集成电路制造代工厂、封装代工厂、新兴技术短缺、大学与研究所以及技术联盟等研究机构都对TSV的工艺进行了多方面的研发。另外，需要注意的是，虽然基于Z轴延伸的先进封装技术主要是通过TSV进行信号延伸和互连，但RDL同样是多层的，例如，如果底层芯片的TSV能够连接时，就需要通过RDL进行局部互连。 5. CoWoS
CoWoS（Chip-on-Wafer-on-Substrate）是台积电推出的2.5D封装技术，CoWoS是将芯片封装到硅转接板（内层）上，并利用转硅接板上的高密度布线进行互连，然后再安装在封装封装上，如下图所示。

CoWoS和前面讲到的InFO都来自台积电，CoWoS有硅转接板Silicon Interposer，InFO则没有。CoWoS针对高端市场，连线数量和封装尺寸都比较大。InFO针对高端市场，封装尺寸较小，连线数量也比较少。

台积电2012年就开始量产CoWoS，通过该技术把多颗芯片封装到一起，通过Silicon Interposer高密度互连，达到了封装体积小，性能高、功耗低，引脚少的效果。

CoWoS技术应用很广泛，英伟达的GP100、战胜柯洁的AlphaGo背后的Google芯片TPU2.0均采用CoWoS技术，人工智能AI的背后也有CoWoS的贡献。目前，CoWoS已经获得了NVIDIA、AMD、Google、XilinX、华为海思等高端芯片厂商的支持。

6. 氢溴酸钾 HBM（High-Bandwidth Memory ）高带宽内存，主要针对高端显卡市场。HBM使用了3D TSV和2.5D TSV技术，通过3D TSV把多块内存芯片放在一起，并使用2.5D TSV技术把内存芯片和GPU放在加载板上实现互连。下图为HBM技术示意图。

HBM目前有三个版本，分别是HBM、HBM2和HBM2E，其带宽分别为128 GBps/Stack、256 GBps/Stack和307 GBps/Stack，最新的HBM3还在研发中。AMD、NVIDIA和海力士主推的HBM标准，AMD首先在其旗舰显卡首先使用HBM标准，显着带宽存在接近512 GBps，NVIDIA也紧追其后，利用HBM实现了1TBps的显存带宽。与DDR5相比，HBM性能提升超过了3倍，但功耗却降低了50%。 7. HMC HMC（Hybrid Memory Cube）混合存储立方体，其标准由美光主推，目标市场是高端服务器市场，尤其是针对多处理器配置。HMC使用大量的DRAM芯片实现更大的内存带宽。另外HMC通过3D TSV集成技术把内存控制器（Memory Controller）集成到DRAM所需封装里。下图为HMC技术示意图。

对比HBM和HMC可以看出，二者很相似，都是将DRAM芯片上面并通过3D TSV互连，并且其下方都有逻辑控制芯片，二者的不同在于：HBM通过Interposer和GPU互连，而HMC则直接安装在Substrate上，中间缺少了Interposer和2.5D TSV。在HMC中，3D TSV的直径约为5~6um，数量超过了2000+，DRAM芯片通常减薄到50um，通过20um之间的MicroBump将芯片完整。以往内存控制器都做在处理器里，所以在高端服务器里，当需要使用大量内存模块的时候，内存控制器的设计非常复杂。现在把内存控制器集成到内存模块内，则内存控制器的设计就大大简化了。另外，HMC使用高速串行接口（SerDes）来实现高速接口，适合处理器和内存距离较远的情况。 8. 宽 I/O Wide-IO（Wide Input Output）宽带输入输出技术由三星主推，目前已经到了第二代，可以实现最多512bit的内存接口位宽，内存接口操作频率最高接近1GHz，总的内存带宽接近68GBps，是DDR4接口带宽（34GBps）的两倍。Wide-IO通过将内存芯片俯视在逻辑芯片上来实现，内存芯片通过3D TSV和逻辑芯片及中断相连接，如下图所示。

Wide-IO具备TSV架构的垂直封装优势，有利于打造兼具速度、容量与功率特性的移动设备，满足智慧型手机、平板电脑、掌上型游戏机等行动装置的需求，其主要目标市场是要求低功耗的移动设备。 9. 福韦罗斯 除了前面介绍过的EMIB先进封装之外，Intel还推出了Foveros有源板加载技术。在Intel的技术介绍中，Foveros被称为用于异构集成的3D面对面芯片堆栈，三维三维集成芯片。 EMIB与Foveros的区别以前是2D封装技术，而封装3D封装技术，与2D的尺寸EMIB封装方式相比，Foveros更适用于小型产品或对内存带宽要求较高的产品。其实EMIB和Foveros在芯片性能、功能方面差异不大，都是将不同规格、不同功能的芯片集成在一起来发挥不同的作用。不过在体积、功耗等方面，Foveros 3D的优势就显现出来了。Foveros每比特传输的数据功率非常低，Foveros技术要处理的是凹凸缩小、密度增大以及芯片填充技术。下图所示是Foveros 3D封装技术示意图。

Foveros 3D 设计的主板芯片 LakeField，它集成了 10nm Ice Lake 处理器以及 22nm 核心，具备完整的 PC 功能，但体积只有几枚美分硬币大小。虽然说 Foveros 是更为先进的 3D 封装技术，但它与 EMIB 之间并不是继承关系，英特尔在后续的制造中融合在一起结合起来使用。 10．Co-EMIB（Foveros + EMIB） Co-EMIB是EMIB和Foveros的综合体，EMIB主要负责环形的链接，让不同内核的芯片像拼图一样拼接起来，而Foveros纵向堆栈，就好像盖高楼一样，每层楼都有完全不同的设计，比如一层为健身房，二层可以当写字楼，三层作公寓。将EMIB和Foveros合并起来的封装技术被称为Co-EMIB，是可以具有更高弹性的芯片制造方法，可以让芯片在旁边的同时继续横向拼接。因此，该技术可以将多个3D Foveros芯片通过EMIB拼接在一起，以制造更大的芯片系统。下图是Co-EMIB技术示意图。

Co-EMIB封装技术能够提供堪比单片的性能，完成这个技术的关键，就是ODI（Omni-Directional Interconnect）全向互连技术。ODI具有两种不同型态，除了打通不同层的电梯型态连接外，还具有组成不同立体结构的天桥，以及层间的夹层，不同的芯片组合可以让芯片有大约的弹性。ODI封装技术可以让芯片实现水平互连，又可以实现垂直互连。

Co-EMIB通过全新的3D + 2D封装方式，将芯片设计思维也从过去的平面拼图，变成了驱动木。因此，除了量子计算等革命性的全新计算架构外，CO-EMIB可以说是在维持并现存计算架构与生态的最佳作法。

11. SoIC

SoIC也称为TSMC-SoIC，是台积电提出的一项新技术——集成片上系统（System-on-Integrated-Chips），预计在2021年，台积电的SoIC技术就将进行量产。到底什么是SoIC？称SoIC是一种创新的多芯片堆栈技术，能够对10纳米以下的制程进行晶圆级的集成。该技术最突出的特点是没有凸点（no-Bump）的按键组合结构，因此具有更高的集成密度和更佳的运行性能。 SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）两种技术形态，从台积电的描述来看，SoIC就是一种WoW晶圆对晶圆或CoW芯片对晶圆的直接键合（Bonding）技术，属于前端3D技术（FE 3D），而前面提到的InFO和CoWoS则属于后端3D技术（BE 3D）。台积电和西门子EDA（Mentor）就SoIC技术进行合作，推出了相关的设计与验证工具。下图是3D IC和SoIC集成的比较。

具体来说，SoIC和3D IC的制作工艺有些类似，SoIC的关键就在于实现没有凸点的接合结构，并且其TSV的密度也比传统的3D IC密度更高，直接通过极微小的TSV来实现多层芯片之间的互连。如上图所示是3D IC和SoIC两者中TSV密度和Bump尺寸的比较。可以看出，SoIC的TSV密度要参照3D IC，同时其芯片间的互联也采用no-Bump的直接按键合技术，芯片间距更小，集成密度更高，因而其产品也比传统的3D IC有更高的功能密度。 12. X-Cube X-Cube（eXtending-Cube）是三星宣布推出的第一个3D集成技术，可以在较小的空间中容纳更多的内存，并串行单元之间的信号距离。X-Cube用于需要高性能和带宽的工艺，例如5G，人工智能以及可穿戴或移动设备以及需要高计算能力的应用中。X-Cube利用TSV技术将SRAM放在逻辑模块顶部，可以在更小的空间中承载更多的存储器。从X-Cube技术展示图可以看到，以往多个芯片的2D链路封装，X-Cube的3D封装允许多枚芯片的封装，使得成品芯片结构更加紧凑。芯片之间采用了TSV连接技术，降低功耗的同时提高了传输的速率。该技术将实现最前沿的5G、AI、AR、HPC、移动芯片VR等领域。

X-Cube技术大幅缩短了芯片间的信号传输距离，提高数据传输速度，降低功耗，并且还可以根据客户需求定制内存带宽及密度。目前X-Cube技术已经可以支持7nm及5nm工艺，三星将继续与全球半导体公司合作，将技术部署在新一代高性能芯片中。
总结 先进封装技术 下面，我们介绍了12种最先进的核心封装技术。下面是对这些先进核心封装技术的横向比较。

从对比中我们可以看出，先进封装的出现和快速发展主要是在近10年间，其集成技术主要包括2D、2.5D、3D、3D+2D、3D+2.5D几种类型，功能密度也有低、中、高、极高几种，应用领域包括了5G，AI，可穿戴设备，移动设备、高性能服务器、高性能计算、高性能显卡等领域，主要应用厂商包括TSMC、Intel、SAMSUNG等著名芯片厂商，这也反映出先进封装和芯片制造融合的趋势。

最后，我们总结一下：先进封装的目的就是：

提升功能密度，互连长度，提升系统性能，降低整体功耗。

先进封装对EDA工具也提出了新的要求，EDA工具既需要能够支持FIWLP、FOWLP、2.5DTSV和3D TSV设计，也需要能够支持多CPU设计，因为一款产品中硅层（inteposer）和封装头部（Substrate）经常集成在一起，英国EDA公司纷纷推出了新的工具来支持先进封装的设计和验证，包括Synopsys、Cadence、Siemens EDA（Mentor）都积极参与其中。

下图所示为西门子EDA XPD工具先进封装设计截图，该设计包含了3D TSV和2.5D TSV设计，Interposer，Substrate，FlipChip，Microbump，BGA等元素，在EDA工具中得到了美观和精准的体现。关于先进封装的详细设计方法可参考近期即将出版的新书《基于SiP技术的微系统》。