当今世界，数据传输需求与日俱增。人们每天观看视频消耗的数据量持续增长。随着智能手机、计算机应用、数据中心和远程信息交换的普及，对各种带宽的需求也在不断增长。这种需求反过来又推动半导体行业不断发展，力求更快地开发无线、有线和光纤接口。几年前，传输速度的极限约为 10 Gbps。而如今，电路的运行速度已经达到了 56 Gbps 甚至 112 Gbps。

对于此类高速通信接口，芯片设计人员需要限制连接到接口的片上静电放电 (ESD) 保护钳位电路的寄生电容。由于传统的 ESD 方法存在缺陷，因此需要特殊的模拟 I/O 电路。本文展示了针对台积电 (TSMC) 28nm CMOS 工艺和 16nm、12nm 及 7nm FinFET 工艺的硅验证 ESD 解决方案。这些 ESD 解决方案的寄生电容可降低至 100fF 以下，对于某些硅光子学应用，甚至可以降低至 20fF 以下。

图 1 显示了模拟 I/O PAD 模块的传统 ESD 方法。它由一个将 Vss 连接到 I/O PAD 的二极管、一个将 I/O PAD 模块连接到 Vdd 的二极管以及一个连接 Vdd 和 Vss 的电源/轨钳位电路组成 [1-5]。

IC 设计人员喜欢它，因为这两种二极管设计易于实现，硅片占用面积小，寄生电容也相当低。

图 1：应用于多个 I/O PAD 模块的传统 ESD 方法：一个二极管连接 Vss 和 I/O，另一个二极管连接 I/O 和 Vdd。使用一个功率钳位电路来应对 1/2 应力组合。

对于敏感节点，集成电路设计人员会在输入/输出端和电路之间添加隔离电阻，以扩大静电放电 (ESD) 设计窗口。如果功能电路无法承受静电放电电流，则在隔离电阻之后添加一个辅助钳位电路（图 2）。

图 2：有时，集成电路设计人员会在 I/O 焊盘模块和电路之间添加一个电阻，并在敏感电路前放置一个小型辅助钳位电路。这可以增大静电放电防护窗口。

这种简单方法存在一些问题，尤其是在高速接口方面：

（1）隔离电阻严重影响高速运行并增加噪声。

（2）ESD二极管可能会在信号PAD和电源线之间引入过大的寄生电容。

（3）由于 PAD 和 Vdd 之间的噪声耦合，或者信号电压可能高于参考 Vdd 电压，或者由于匹配问题，某些接口无法承受 I/O PAD 模块二极管到 Vdd 引起的电压激励。

（4）对于敏感节点，预期 ESD 电流路径上的总电压降可能高于功能电路的故障电压[5]。

降低电容（问题 2）和提高耐压性（问题 3）的一个简单方法是使用 2 个或多个串联二极管。然而，这会导致在静电放电应力下产生更大的电压降，从而加剧问题 4。2017 年，有人提出了一种采用新型双极概念的替代方案 [6-7]。

本文讨论了一个项目，其中集成电路设计人员用局部保护钳位方案取代了传统的双二极管ESD保护方法，如图3所示。如果功能运行无法承受二极管从“IN”电压降至Vdd，则可以将其移除。这通常适用于故障安全型、热插拔型、开漏输出、冷待机输入或过压保护型接口[8]。

图 3：采用局部钳位 ESD 保护的简化电路原理图。如果需要功能性操作，可以移除 IN 和 Vdd 之间的二极管。在某些情况下，会在 Vdd 和 IN 之间添加另一个钳位电路。

局部夹持法具有许多优点：

（1）降低对母线电阻的依赖

（2）在静电放电条件下，电压降大大降低，无需隔离电阻，因此非常适合敏感节点。

（3）提供降低寄生电容的不同方案（见下文案例研究）

（4）每个I/O焊盘都可以单独优化。例如：某些焊盘可能需要更高的静电放电耐受性，否则它们无法承受I/O和Vdd之间二极管的放电。

以下案例研究总结了几种具有（超）低寄生电容的局部钳位方法，用于保护从 28nm CMOS 到 7nm FinFET 的高速 SerDes 接口。案例研究中使用了不同类型的基于 SCR 的局部钳位方法（图 4）。二极管触发式 SCR 和 ESD-on-SCR 此前已被用于保护无线 LNA 接口 [9]。

图 4：案例研究中使用的两个 ESD 保护夹。当 I/O 电平使二极管压降（阳极 G2）高于 Vdd 电压时，Sofics ESD-on-SCR 被触发。当阳极 G2 和触发二极管正向偏置时，Sofics DTSCR 导通。

1. FPGA 28nm，28Gbps SerDes

针对台积电采用 28nm 工艺的一系列先进 FPGA 产品，客户需要定制的 ESD 保护单元。28Gbps SerDes 接口需要满足以下规格：

-寄生电容远低于100fF。

-静电放电等级：> 1kV HBM；> 250V CDM

为了对Tx和Rx接口进行局部保护，我们选择了Sofics DTSCR钳位电路的缩小版。在隔离电阻后方增加了一个辅助的局部CDM钳位电路，用于保护Rx外壳中的薄栅极氧化层（图5）。DTSCR、反向二极管和金属连接的寄生电容均保持在80fF以下。

图 5：28Gbps SerDes Rx（输入）级的示意图，显示了用于增强 CDM 保护的 DTSCR 局部钳位和二级保护级。

为满足S11回波损耗指标，在DTSCR（图6）上串联了一个电感器。符合包括CDM在内的所有指标。FPGA器件可承受超过300V的电压，峰值电流为4.5A。所有分析结果已在2011年IEW会议上发表[10]。

图 6：为了满足 S11 规范，在 DTSCR 中串联了一个电感器。该电感器可以降低 10 GHz 和 20 GHz 处的 S11 峰值。

2. 通用 SerDes，16nm，28Gbps

采用 16nm 工艺的 28 Gbps SerDes 高速（数据中心）通信芯片需要定制的 ESD 保护解决方案。

本地防静电夹具必须满足以下要求：

- 在低于 3.3V 的 ESD 应力下，保护敏感的薄氧化层 0.8V 核心晶体管，防止故障电压过高。

-低泄漏静电放电钳，高温（125°C）下泄漏电流小于10nA

- 较小的硅片尺寸使得在同一通信芯片上实现多个通道成为可能

-无电阻

-> 2kV HBM

-最大ESD结电容为100fF

图 7：Tx 接口差分对保护原理示意图。在差分对的两条路径上均增加了一个局部钳位电路和一个并联反向二极管。

基于对台积电16nm FinFET工艺芯片的广泛分析，我们选择SCR上的ESD作为局部钳位器件。TLP数据如图8所示。

保护面积小于 1.000um2 的薄氧化层器件，电流超过 2 安培时，高温下的泄漏电流约为 1nA。

图 8：对用作局部钳位器件的 SCR 上的 ESD 器件进行 TLP 测量。该器件在达到薄氧化层晶体管的故障电压之前，电流已超过 2A。

图 9：SCR 上 ESD 的电容仿真（Spice）。在 PAD 的电压范围内，电容值始终低于 100fF 的目标值。

为了确保 ESD 保护钳位不会影响高速 SerDes 的运行，如图 9 所示，在 PAD 电压上模拟了寄生结电容。采用基于二极管结的等效模型来模拟静电保护单元的容性负载。

3. 硅光子学 28nm，28Gbps

多家正在研发新型光收发器的公司联系我们寻求支持。对于常规的低速 I/O（1.8V），代工厂提供的模拟/数字 I/O 库已足够使用。这些 PAD 的 ESD 要求为 2kV HBM。

另一方面，代工厂库中的模拟I/O会给高速接口引入过大的寄生电容。设计人员要求总ESD电容降低到15fF以下。

这款28nm CMOS SoC与硅光子器件采用共享/混合集成封装（图10）。由于这种倒装芯片组装是在ESD控制环境下进行的，因此ESD保护等级可以降低至200V HBM，而不会影响良率。

图 10：（示例）使用倒装芯片键合工艺将电子 IC（驱动器）封装在硅光子器件上（?IOP 2016 [11]）。

图 11：硅光子 SerDes 接口中使用的简化 Tx/输出电路。

如图 11 所示，28Gbps 接口采用差分对结构。使用 0.9V 核心晶体管构建 1V 功能电路，以确保实现所需的开关速度。然而，这些晶体管会将 Rx 和 Tx 信号的可用 ESD 设计窗口缩小至 4V。

ESD 保护的其他要求包括低泄漏运行和小硅面积。

如图 12 所示，ESD 保护设计包含一个完整的局部保护钳位方案。该方案集成了一个 1V 电源钳位，以确保所有应力条件均在界面处局部处理，并消除总线电阻的影响。整个钳位结构与基板隔离，以降低可能源自芯片上更远处数字电路的基板噪声。

图 12：SerDes 电路 Rx 和 Tx 节点的完整局部保护方法示意图（左）。基于 SCR 的 ESD 器件。同一布局中集成了一个基于 SCR 的 1V 功率钳位电路（右）。ESD 的总面积为 683.75μm²。

I/O PAD 模块的总寄生电容由多个方面构成。结电容可轻松从代工厂提供的二极管 Spice 模型中导出。局部 ESD 钳位电路的金属连接会增加显著的电容。寄生金属电容可通过 PEX 提取法得出。减小金属连接的宽度可以降低电容，但也会降低线路的稳定性。最小金属连接宽度可通过对不同金属施加 ESD 应力来确定。

当客户需要使用超低电容（远低于 100fF）的 ESD 保护时，PEX 拔出装置中将包含金属虚拟部分。

通过迭代过程（布局、PEX提取），ESD钳位电路的总寄生电容降低至15fF以下。下图展示了该过程的各个步骤。下图（图13）显示了电容值与PAD偏置电压的关系。

必须降低对地寄生电容，以防止高频信号分流到地。

公式 1：容抗 Xc（单位：欧姆）与信号频率 (f) 和电容 (C) 成反比

对于高频（>50 GHz），寄生电容表现为对地电阻。该阻抗必须足够高。例如，一个 15 fF 的电容器在 50 GHz 时电阻约为 200 欧姆。

在迭代过程中，为了降低金属连接对寄生电容的影响，采用了一些规则。

-移除不必要的连接

- 尽可能减少金属 1 的用量，并且只将其放置在连接扩散区的顶部。 

- 防止金属层 1 穿过连接区域。

-垂直（向上）连接

即使通过上述方法降低了寄生电容，先进节点上 42% 的寄生电容仍然与金属连接有关。

图 13：I/O 电压上的寄生电容（仅总电容和结电容）。

本文利用瞬态 Spice 模拟 HBM ESD 应力，将图 12 所示的局部夹紧方法与另外两种方法进行了比较。

- 方案一：拟议的局部夹紧

- 方案二：代工厂提供的 I/O PAD 模块（代工厂建议采用双二极管和核心功率钳位）

- 方案 3：双二极管和 SOFICS 1V 核心保护钳位组合

从图 14 可以清楚地看出，概念 2 和 3 产生的电压降远高于基于薄氧化物晶体管的敏感电路的故障电压 (4V) [12]。

图 14：HBM 应力下的瞬态 Spice 仿真。对比了三种方案，以验证在 ESD 应力下敏感节点上的电压降是否保持在 4V 以下。只有推荐的局部钳位方案才能将 ESD 应力控制在 4V 以下。对比实验采用 1kV HBM 应力，并将 ESD 器件的鲁棒性扩展至 1kV。使用 NPN/PNP 组合模型模拟 SCR 局部钳位的回弹特性。

4. 硅光子学 7nm FinFET

为了进一步提高光互连的带宽（超过 56 Gbps），我们的客户采用了台积电 7nm FinFET 技术。

所提出的解决方案与图 12 类似。我们设计了两种 ESD 保护方案，一种寄生电容为 50fF，另一种寄生电容小于 15fF。本文将包含这些案例研究。

台积电 7nm FinFET 工艺的初步测试表明，SCR 上的 ESD 局部钳位电路具有预期的效果（图 15）。

在7nm工艺中，核心晶体管（栅源极和漏源极）的故障电压约为3V。幸运的是，在许多SerDes应用中，由于串联连接了其他晶体管（图11），因此存在更大的电压裕量。根据电路原理，这些电路的故障电压约为4-5V。

7nm ESD 钳位器件已集成到两种高速接口设计中。截至撰写本文时，这些产品的样品尚未到位，因此 CDM 数据尚不可用。

图 15：基于台积电 7nm 工艺的 ESD on-SCR 概念的 TLP 分析。用于保护敏感的核心晶体管。该参考器件适用于 2kV HBM 性能，现已缩小至 15fF 和 50fF 版本，用于保护高速 SerDes。

总结

传统的模拟I/O PAD模块“双二极管”ESD保护方案在保护先进CMOS和FinFET工艺中的高速SerDes接口时遇到了问题。二极管、总线电阻和功率钳位电路上的总压降很容易超过核心晶体管的故障电压。此外，“二极管向上”状态也增加了保护能力的限制。

这项工作展示了几个案例研究，其中双二极管概念被局部 ESD 保护钳位所取代。

该I/O PAD模块基于专有的二极管触发和SCR上的ESD保护器件。局部钳位降低了对总线电阻的依赖性，降低了钳位电压，并允许对每个模拟I/O进行单独优化。此外，这些案例表明，在极低的寄生电容和很小的硅片面积下，实现ESD保护是可行的。

数据基于采用先进CMOS和FinFET工艺节点的专用ESD测试芯片。本文所用的模拟I/O被20多家公司用于保护28nm CMOS、16nm/12nm和7nm FinFET工艺中的高速SerDes接口。

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