Ciąg dalszy z „Wszystko o zaawansowanej technologii pakowania firmy Intel (część I)” 

Następnie podzielę się treścią na osi skalowalności (Z), którą reprezentuje oś Z na rysunku 1. Technologia Co-EMIB jest zlokalizowana w tej ćwiartce. Technologia Co-EMIB łączy technologie 2D i 3D, wykorzystując kombinację EMIB i Foveros w celu osiągnięcia skalowalności. Dzięki Co-EMIB możemy umieścić ponad 40 żetonów w jednym opakowaniu.

Architektura Co-EMIB opiera się na połączeniach o dużej gęstości pomiędzy chipami towarzyszącymi a chipami ułożonymi w stos, umożliwiając szerszy zakres wzajemnych połączeń. Poniższy rysunek pokazuje, że HBM można umieścić razem z Foveros lub mogą istnieć różne żetony towarzyszące.

Jest to dla nas bardzo pomocne, ponieważ może zmniejszyć liczbę TSV na dolnym chipie, co zapewnia nam możliwość bezpośredniego zasilania górnego chipa. To kolejna optymalizacja, która pozwala na kompleksową personalizację dla klientów poprzez dodanie technologii ODI. Powyżej plan badawczo-rozwojowy oraz najnowsze wyniki badań w zakresie zaawansowanych opakowań udostępnione przez firmę Intel.

Dziękuję bardzo za wspaniałe udostępnienie ze strony akademika Johanny Swan. Osobiście odczułem dużą korzyść i wierzę, że czytelnicy będą mieli podobne doświadczenia. Dzięki udostępnianiu technologii firmy Intel zyskałem głębszą wiedzę na temat technologii, takich jak EMIB, Foveros, Chiplet, Co-EMIB i ODI, a także poznałem technologie łączenia hybrydowego i samodzielnego montażu. Następnie chciałbym zapytać Akademika Swana o kilka gorących tematów.

Chiplety, zwane także kafelkami, są ważne przy pakowaniu połączeń wzajemnych, ponieważ pozwalają nam uzyskać małe, niezależne adresy IP. Kiedy już będziemy mieli niezależne adresy IP, możemy je mieszać w wielu produktach z bardzo dużą możliwością ponownego wykorzystania. Jesteśmy w stanie głęboko dostosować produkty zawarte w opakowaniach do naszych potrzeb. Wierzę, że personalizacja jest prawdziwym powodem osiągnięcia kolejnego etapu heterogenicznej integracji. Dlatego uzyskiwanie adresów IP z różnych węzłów procesów i heterogeniczna integracja ich z różnymi procesami lub węzłami może umożliwić klientom głęboką personalizację.

Obecnie opracowywana jest metoda łączenia płytek z płytkami (WoW). Jak Intel zajmuje swoją pozycję w tej metodzie łączenia?

Technologia łączenia płytek z płytkami (WoW) jest rzeczywiście w fazie rozwoju. Rozważając wzajemne łączenie produktów, obecnie istnieją dwie metody: technologie łączenia typu wafer-wafer (WoW) i chip-to-wafer (CoW). Uważam, że w zależności od produktu ważne są zarówno technologie łączenia płytek z płytkami (WoW), jak i technologii łączenia chipów z płytkami (CoW). Na przykład w przypadku układania pamięci gracze w branży stosują obecnie łączenie płytek z płytkami. Branża pracuje również nad łączeniem chipów z płytkami, co stwarza pewne wyjątkowe wyzwania, inne niż w przypadku łączenia płytek z płytkami, ale oba są ważne. Ponadto technologię łączenia hybrydowego można zastosować zarówno w technologiach łączenia wafla z waflem (WoW), jak i chipa z waflem (CoW).

Gdzie obecnie znajdują się technologie integracji 2.5D i 3D? Obecnie na rynku prezentowane jest połączenie opakowań 2.5D i 3D. Jak Intel postrzega ten trend?

Technologie integracji 2.5D i 3D rozwijają się dynamicznie i wierzę, że ten trend będzie kontynuowany. Co więcej, możliwości i zalety różnicowania, jakie przynosi produktom ten trend, są kluczowe. Co-EMIB firmy Intel to technologia podobna do połączenia 2.5D i 3D, dzięki której możliwe są produkty takie jak Ponte Vecchio firmy Intel. Ostatecznie naszą szansą jest zapewnienie jak największej liczby jednostek na milimetr sześcienny i osiągnięcie największej funkcjonalności na milimetr sześcienny. Zaawansowane opakowania będą w dalszym ciągu miniaturyzowane i zmniejszane, abyśmy mogli osiągnąć maksymalną funkcjonalność na milimetr sześcienny.

W Chinach istnieje również wiele firm zajmujących się pakowaniem i testowaniem półprzewodników, a ich udział w rynku stopniowo rośnie. Jednak poziom zaawansowania technologicznego nie dorównuje obecnie poziomowi Intela i Samsunga. Jaki jest powód wiodącej pozycji Intela w technologii pakowania i testowania? Jak, Twoim zdaniem, można ulepszyć badania i rozwój technologii pakowania i testowania w Chinach?

Ogólnie rzecz biorąc, kluczem do rozpoznania czynnika różnicującego w opakowaniu jest klient. Zawsze staraliśmy się służyć naszym klientom i dostarczać im unikalne rozwiązania, co również napędza zaawansowane technologie pakowania, na których się skupiamy. Wierzę zatem, że szansa tkwi w fakcie, że w miarę jak nadal służymy naszym klientom, ich potrzeby produktowe również ewoluują, co jest prawdziwym powodem konieczności transformacji opakowań. Wierzę, że odpowiedź na to pytanie brzmi: technologia nadejdzie, a postęp technologiczny pojawi się wraz z ewolucją zróżnicowanych potrzeb naszych klientów. Dlatego wykorzystanie tej szansy będzie korzystne dla usprawnienia badań i rozwoju technologii pakowania i testowania.

W przeszłości firmy produkujące półprzewodniki i opakowania półprzewodników były odrębne. Obecnie wiele zakładów produkujących chipy próbuje opracować technologie pakowania i testowania półprzewodników. Dlatego chciałbym poznać Państwa przewidywania dotyczące przyszłych trendów w produkcji półprzewodników i testowaniu opakowań półprzewodników. Czy się połączą, czy rozwiną w tryb współistnienia?

To jest bardzo dobre pytanie! To właśnie sprawia, że ​​zaawansowane opakowania są tak ekscytujące. Ponieważ kiedy mówimy o 10-mikronowym wiązaniu hybrydowym, widzimy, że te dwa światy się łączą. Zacząłem badać charakterystykę stosowanych przez nas warstw metali, które mają rozmiary poniżej 10 mikronów, na przykład 4 mikrony. Obecnie rozmiary elementów metalowych połączeń wzajemnych na płytce oraz rozmiary elementów, które tworzymy podczas składania tych chipów w ramach opakowania, są dość spójne. Zatem produkcja chipów i testowanie opakowań łączą się, ponieważ rozmiary procesów są podobne, co stało się bardzo ważnym i interesującym miejscem innowacji. Tradycyjne fabryki wafli wykorzystują technologie pakowania i testowania, tworząc zupełnie nowy obszar zaawansowanych opakowań. Wierzę, że produkcja półprzewodników i testowanie opakowań będą stopniowo łączyć się w jedną całość.

Jaką rolę w strategii IDM 2.0 odgrywają zaawansowane opakowania? Czy zaawansowane technologie pakowania firmy Intel zostaną w pełni otwarte na przyszłe firmy odlewnicze? Jakie są plany Intela dotyczące zaawansowanych opakowań po IDM 2.0?

Wierzę, że pierwsza część pytania dotycząca roli zaawansowanego opakowania w IDM 2.0 brzmi: będzie ono odgrywać bardzo ważną rolę, ponieważ jest kluczowym czynnikiem różnicującym. Będziemy mieć wielu klientów o różnych wymaganiach, a zaawansowane opakowanie pomoże nam dostosować się do tych wymagań, co czyni go bardzo krytycznym aspektem. Można być pewnym, że klienci odlewni Intela będą mogli korzystać z naszych najnowocześniejszych technologii. Będziemy oferować opracowane już zaawansowane technologie pakowania, w tym 2D, 2.5D i 3D, i udostępniać te technologie naszym klientom odlewniczym, aby sprostać ich unikalnym potrzebom. Uzyskanie tych technologii jest dla klientów bardzo ważne, aby spełnić ich specyficzne wymagania produktowe, a technologie te można również rozszerzyć, aby sprostać wymaganiom wyższego poziomu.

Na obecnym rynku opakowań typu fan-out istnieją dwie drogi techniczne, a mianowicie FOWLP i FOPLP. Wszyscy wiemy, że Samsung pracuje nad technologią FOPLP. Chciałbym wiedzieć, czy Intel ma jakieś plany dotyczące trasy FOPLP?

Chcę powiedzieć, że dzieje się tak dlatego, że ilość napędza popyt. Twoje pytanie brzmi, czy istnieją opakowania na poziomie płytek i na poziomie paneli oraz czy Intel planuje przejść na opakowania na poziomie panelu. Firma Intel od wielu lat aktywnie uczestniczy w planie opakowań Fan-Out i będziemy w dalszym ciągu oceniać, czy popyt skłoni nas do rozważenia opakowań typu FOPLP. Intel ma obecnie możliwości, aby to zrobić, a to zależy głównie od tego, czy warunki rynkowe będą zmuszały nas do przejścia z płytek na panele. To pytanie, na które musimy odpowiedzieć, i uważam, że takie pytania będą nadal pojawiać się. Będziemy w dalszym ciągu aktywnie badać i rozwijać się w tej dziedzinie, dlatego ważne jest, aby dążyć do ulepszeń w zakresie rozmiaru we wszystkich rodzajach technologii pakowania, niezależnie od tego, czy są to płytki, czy panele; Wierzę, że rynek podejmie decyzję za nas.

Prawo Mooresa stopniowo zanika, a technologię pakowania SiP proponuje się jako nowy przełom w opakowaniach półprzewodników. Procesory i układy FPGA w serwerach również wymagają wysokiej klasy SiP. Jak Intel postrzega technologię pakowania SiP? Czy Intel zajmie się tym obszarem? Co więcej, czy technologie Intel EMIB, CO-EMIB i Foveros można uznać za technologie pakowania na poziomie systemu?

Wierzę, że integracja typu system-in-package (SiP) będzie zdecydowanie kontynuowana. Technologia SiP obejmuje architektury 2D, 2.5D i 3D. Czasami ludzie myślą, że pakowanie na poziomie systemu jest częścią heterogenicznej integracji 3D, ale w rzeczywistości tak nie jest. Opakowanie na poziomie systemowym podkreśla skuteczność systemu. Technologie EMIB, CO-EMIB i Foveros stanowią część opakowania na poziomie systemu. Opakowanie na poziomie systemowym kładzie nacisk na wdrożenie systemu w opakowaniu. Tworząc moduły Curie, wdrażamy system w ramach pakietu. Integracja typu system w pakiecie może obejmować wiele różnych rzeczy i uzupełniać funkcjonalność systemu. Oczywiście 2D, 2.5D i 3D to potencjalne metody wdrażania pakowania na poziomie systemu.

Jeśli chodzi o układ zaawansowanych opakowań, dołączyli się odlewnie płytek, IDM, firmy bez fabryk, dostawcy narzędzi EDA itp. Czy będą znaczące różnice w rozumieniu „zaawansowanego opakowania” pomiędzy tymi różnymi typami firm? Czy istnieje wyraźna granica pomiędzy opakowaniami zaawansowanymi a opakowaniami tradycyjnymi?

Od opakowań tradycyjnych do opakowań zaawansowanych – czy jest to kontinuum, czy też istnieje wyraźna granica? Wierzę, że termin „zaawansowane opakowanie” oznacza kontinuum postępu technologicznego. Nie jestem pewien, czy istnieje wyraźne rozróżnienie pomiędzy opakowaniami zaawansowanymi i opakowaniami tradycyjnymi. Powodem, dla którego istnieje termin „zaawansowane opakowanie”, jest to, że musimy układać chipy w stosy i łączyć je ze sobą, co jest nowym wymogiem w przypadku narzędzi EDA, zamiast tradycyjnego umieszczania chipów na opakowaniach organicznych, z czym muszą sobie poradzić tradycyjne narzędzia EDA. Teraz mamy dodatkowe warstwy, dodatkowy wymiar 3D i na tej podstawie musimy dokonać optymalizacji. Stoimy przed faktem, że w miarę ewolucji zaawansowanych opakowań nasze narzędzia EDA staną się bardziej złożone i będą wymagać od całego ekosystemu połączenia wszystkiego w jedną całość i optymalizacji, a co za tym idzie, zapewnienia nam lepszej wydajności.

W mojej nowej książce „Mikrosystemy oparte na technologii SiP” proponuję nową koncepcję: Prawo gęstości funkcji, które ocenia rozwój systemów elektronicznych w oparciu o liczbę jednostek funkcjonalnych (Function UNIT) na jednostkę objętości. Przesuwa standard oceny z prawa Moore'a dotyczącego płaszczyzny płytki na przestrzeń układów elektronicznych, oceniając stopień integracji układów elektronicznych z perspektywy trójwymiarowej. Jak to postrzegasz?

Jeśli pytasz o koncepcję pomiaru poziomu integracji systemów elektronicznych z perspektywy 3D, myślę, że jest to bardzo dobry sposób na ilościowe określenie dostarczonej koncepcji. Wierzę, że nasza szansa polega na zapewnieniu inżynierom i nowym technologiom większej funkcjonalności na milimetr sześcienny. Dlatego bardzo podoba mi się zaproponowana przez Ciebie koncepcja. Wiemy, że istnieje przestrzeń trójwymiarowa i możemy zacząć eksplorować ją głębiej. Myślę, że to jest sposób myślenia i naprawdę doceniam taki sposób myślenia.

Główne funkcje tradycyjnych opakowań to ochrona przed wiórami, rozszerzanie się kamienia i połączenie elektryczne. Oprócz tego zaawansowane opakowanie dodaje kilka funkcji i cech. Rozumiem, że zwiększenie gęstości funkcji, skrócenie długości połączeń i przeprowadzenie restrukturyzacji systemu to trzy ważne nowe cechy zaawansowanego pakowania. Jak to postrzegasz?

Rozumiem punkty, o których wspomniałeś i interesuje mnie, co oznacza termin „restrukturyzacja systemu”. W epoce heterogeniczności, kiedy przyjmujemy różne przebiegi procesów i ponownie łączymy chipy, restrukturyzacja systemu odnosi się do tego, jak ponownie łączyć chipy, aby zminimalizować narzut powierzchni, zużycie energii i osiągnąć dobrą wydajność cieplną. Dlatego rozumiem, że restrukturyzacja systemu oznacza ponowne połączenie chipów w celu uzyskania optymalnej wydajności, minimalnego narzutu na powierzchnię i niskiego zużycia energii. Dzięki restrukturyzacji systemu możemy lepiej łączyć chipy z różnych węzłów procesowych, minimalizując wymagane koszty ogólne i osiągając większą funkcjonalność na milimetr sześcienny.

Czy mówiąc o przetwarzaniu heterogenicznym, mamy na myśli zróżnicowanie procesorów, procesorów graficznych, FPGA i innych architektur, czy też mamy na myśli wykorzystanie integracji heterogenicznej w celu utworzenia zaawansowanych opakowań?

Nie jestem pewien, czy potrafię dokonać jasnego rozróżnienia. Właśnie dlatego, że łączymy te różne węzły procesu, aby zapewnić ciągłą jedność, nazywamy to pakowaniem. Dlatego są razem i tak naprawdę ich nie rozdzieliliśmy. Aby to osiągnąć, wszystkie te różne optymalizacje procesów i współpraca napędzają nasze zaawansowane opakowania i tworzą tę heterogeniczną integrację.

Czy technologia łączenia hybrydowego firmy Intel i inne zaawansowane technologie zintegrowanego pakowania mają obecnie ograniczenia? Jak zostaną one rozwiązane w przyszłości?

Istnieją różne sposoby przeprowadzania łączenia hybrydowego, w tym WoW typu wafel do płytki i CoW typu chip do płytki. Ogólnie rzecz biorąc, branża nadal pracuje nad poprawą dojrzałości technologii do masowej produkcji. Konieczne są wysiłki branży, aby zapewnić łączenie hybrydowe chip-płytka w celu osiągnięcia masowej produkcji. To jest etap, na którym znajduje się nasza branża. Kolejnym kluczowym aspektem jest czystość. Nie ulega wątpliwości, że klejenie hybrydowe jest technologią fizyczną i podczas procesu klejenia należy zachować wysoką czystość. Robimy to w temperaturze pokojowej, co jest zaletą klejenia hybrydowego. Należy jednak utrzymywać je bardzo, bardzo czysto, co odbiega od czystości wymaganej w tradycyjnych opakowaniach. Przy stosowaniu tych zaawansowanych technologii pakowania należy zwrócić uwagę na kwestie czystości.

Czy wierzysz, że w przyszłości pojawią się nowe sytuacje w zakresie opakowań?

Myślę, że będzie to skrajnie heterogeniczna integracja. Wierzę, że zaawansowane technologie pakowania będą w dalszym ciągu minimalizować rozmiary elementów. Jak opisałem wcześniej, łączenie małych niezależnych adresów IP w formie chipletów jest kierunkiem rozwoju zaawansowanych opakowań. Ekstremalna heterogeniczna integracja to przyszły trend zaawansowanych technologii pakowania.

Podsumowując

Dzięki dogłębnej komunikacji i wymianie zdań z akademiczką firmy Intel Johanną Swan możemy wyciągnąć następujące wnioski:

W przyszłości zaawansowanych opakowań wzrośnie gęstość połączeń, odstęp między występami dla interfejsów łączących zmniejszy się do poniżej 10um, a liczba występów na milimetr kwadratowy przekroczy 10,000 XNUMX.

Technologia łączenia hybrydowego jest szeroko stosowana w zaawansowanych opakowaniach o dużej gęstości. W przypadku klejenia hybrydowego nie ma żadnych występów, a oprócz łączenia metali, łączą się ze sobą ciała silikonowe. Nie ma szczelin pomiędzy chipami silikonowymi i nie ma potrzeby uzupełniania kleju. Ma również lepszą wydajność rozpraszania ciepła, ponieważ sam krzem jest dobrym przewodnikiem ciepła. Ponadto technologia hybrydowego wiązania Intela i technologia TSMC-SoIC wykazują uderzające podobieństwa.

Z planu technologicznego Intela wynika, że ​​zaawansowane opakowania będą nie tylko zmierzać w stronę większej gęstości, ale także skupiać się na elastyczności integracji. Co-EMIB i ODI ucieleśniają tę cechę.

Od SoC do SiP, a następnie do chipletów, integracja elektroniczna w coraz większym stopniu koncentruje się na wysokiej wydajności, niskim wskaźniku defektów i wysokiej możliwości ponownego użycia.

Dążenie firmy Intel do maksymalizacji funkcjonalności na milimetr sześcienny jest zgodne z koncepcją opisaną w mojej nowej książce jako Prawo Gęstości Funkcji, która ocenia ilość funkcjonalności na jednostkę objętości. To podobieństwo potwierdza poprawność prawa gęstości funkcji.

Produkcja obwodów scalonych i testowanie opakowań stopniowo się łączą, obejmując zarówno aspekty produkcyjne, jak i projektowe, co stwarza wyzwania i więcej możliwości współpracy.

Ekstremalnie heterogeniczna integracja pozostaje kierunkiem i przyszłym trendem zaawansowanych opakowań.

Na koniec w imieniu swoim i czytelników wyrażam wdzięczność firmie Intel i Academician Swan! Mam nadzieję, że w przyszłości będę miał okazję do dalszej komunikacji i nauki.