Продолжение статьи «Все о передовой технологии упаковки Intel (часть I)». 

Далее я поделюсь содержанием оси масштабируемости (Z), которая представлена ​​осью Z на рисунке 1. Технология Co-EMIB расположена внутри этого квадранта. Технология Co-EMIB сочетает в себе 2D и 3D технологии с использованием комбинации EMIB и Foveros для достижения масштабируемости. С Co-EMIB мы можем разместить более 40 чипов в одном корпусе.

Архитектура Co-EMIB основана на соединениях высокой плотности между сопутствующими и составными микросхемами, что обеспечивает более широкий диапазон взаимосвязей. На рисунке ниже показано, что HBM можно размещать вместе с Foveros или использовать разные сопутствующие чипы.

Это очень полезно для нас, поскольку позволяет уменьшить количество TSV в нижнем чипе, что дает нам возможность напрямую питать верхний чип. Это еще одна оптимизация, которая позволяет выполнить всестороннюю настройку для клиентов за счет добавления технологии ODI. Выше представлен план исследований и разработок, а также последние результаты исследований в области усовершенствованной упаковки, предоставленные Intel.

Большое спасибо за замечательный рассказ от академика Джоанны Свон. Лично я чувствую себя очень полезным и верю, что читатели получат аналогичный опыт. Благодаря обмену технологиями Intel я получил более глубокое понимание таких технологий, как EMIB, Foveros, Chiplet, Co-EMIB и ODI, а также узнал о технологиях гибридного соединения и самосборки. Далее я хотел бы задать академику Свану некоторые актуальные темы.

Чиплеты, которые мы также называем плитками, важны для упаковки межсоединений, поскольку они позволяют нам получать небольшие независимые IP-адреса. Как только у нас появятся независимые IP-адреса, мы сможем смешивать их во многих продуктах с очень высокой возможностью повторного использования. Мы можем глубоко адаптировать продукты, интегрированные в упаковку, в соответствии с нашими потребностями. Я считаю, что индивидуализация — это настоящая причина достижения следующего этапа гетерогенной интеграции. Таким образом, получение IP-адресов от разных узлов процессов и их гетерогенная интеграция в разные процессы или узлы может обеспечить глубокую настройку для клиентов.

В настоящее время метод соединения пластины с пластиной (WoW) находится в стадии разработки. Как Intel позиционирует себя в этом методе соединения?

Технология соединения пластин с пластинами (WoW) действительно находится в стадии разработки. При рассмотрении соединения продуктов в настоящее время существует два метода: технологии соединения пластина-пластина (WoW) и чип-пластина (CoW). Я считаю, что технологии соединения пластина-пластина (WoW) и чип-пластина (CoW) важны, в зависимости от вашего продукта. Например, сегодня мы видим, как игроки отрасли используют соединение пластин между пластинами для стекирования памяти. Промышленность также работает над соединением чипа с пластиной, что представляет собой ряд уникальных задач, отличающихся от соединения пластин с пластинами, но обе они важны. Кроме того, технология гибридного соединения может применяться как к технологиям соединения пластина-пластина (WoW), так и к технологиям соединения чип-пластина (CoW).

Где сейчас находятся технологии интеграции 2.5D и 3D? В настоящее время на рынке представлена ​​комбинация 2.5D и 3D упаковки. Как Intel смотрит на эту тенденцию?

Технологии интеграции 2.5D и 3D быстро развиваются, и я верю, что эта тенденция сохранится. Более того, решающее значение имеют возможности и преимущества дифференциации, которые дает продуктам эта тенденция. Intel Co-EMIB — это технология, похожая на комбинацию 2.5D и 3D, которая делает возможными такие продукты, как Intel Ponte Vecchio. В конечном счете, наша возможность состоит в том, чтобы обеспечить наибольшее количество единиц на кубический миллиметр и достичь максимальной функциональности на кубический миллиметр. Усовершенствованная упаковка будет продолжать миниатюризироваться и уменьшаться в размерах, чтобы мы могли достичь максимальной функциональности на кубический миллиметр.

В Китае также есть много компаний, занимающихся упаковкой и тестированием полупроводников, и их доля на рынке постепенно расширяется. Однако уровень технологического прогресса в настоящее время не достигает уровня Intel и Samsung. В чем причина лидирующего положения Intel в области технологий упаковки и тестирования? Как, по вашему мнению, можно улучшить исследования и разработки в области технологий упаковки и тестирования в Китае?

В целом, ключом к распознаванию фактора дифференциации упаковки является покупатель. Мы всегда стремились обслуживать наших клиентов и предлагать им уникальные решения, что также способствовало развитию передовых упаковочных технологий, на которых мы уделяем особое внимание. Поэтому я считаю, что возможность заключается в том, что по мере того, как мы продолжаем обслуживать наших клиентов, их потребности в продуктах также меняются, что является реальной причиной необходимости трансформации упаковки. Я считаю, что ответ на этот вопрос заключается в том, что технологии придут, и эти технологические достижения будут появляться по мере развития дифференцированных потребностей наших клиентов. Таким образом, использование этой возможности будет полезным для улучшения исследований и разработок в области технологий упаковки и тестирования.

Раньше компании-производители полупроводников и полупроводниковая упаковка были отдельными. Сейчас многие заводы по производству микросхем пытаются разработать технологии упаковки и тестирования полупроводников. Поэтому мне хотелось бы узнать ваши прогнозы относительно будущих тенденций в производстве полупроводников и тестировании корпусов полупроводников. Будут ли они сливаться или развиваться в сосуществующий режим?

Это очень хороший вопрос! Именно это делает передовую упаковку интересной. Потому что, когда мы говорим о 10-микронной гибридной связи, мы видим, что эти два мира сливаются. Я начал изучать характеристики используемых нами металлических слоев, которые имеют размеры элементов менее 10 микрон, например, 4 микрона. Теперь размеры элементов металлических межсоединений на пластине и размеры элементов, которые мы создаем, собирая эти чипы вместе как часть корпуса, вполне совпадают. Таким образом, производство чипов и тестирование упаковки объединяются, поскольку размеры процессов схожи, что стало очень важным и интересным местом для инноваций. Традиционные производители вафель используют технологии упаковки и тестирования и создают совершенно новую область в области современной упаковки. Я считаю, что производство полупроводников и тестирование упаковки постепенно объединятся.

Какую роль играет передовая упаковка в стратегии IDM 2.0? Будут ли передовые технологии упаковки Intel полностью открыты для будущих литейных предприятий? Каковы планы Intel относительно усовершенствованной упаковки после IDM 2.0?

Я считаю, что первая часть вопроса о роли усовершенствованной упаковки в IDM 2.0 заключается в том, что она будет играть очень важную роль, поскольку является решающим дифференцирующим фактором. У нас будет много клиентов с разными требованиями, и усовершенствованная упаковка поможет нам адаптировать продукцию в соответствии с этими требованиями, что делает ее очень важным аспектом. Можно быть уверенным, что клиенты заводов Intel смогут использовать наши передовые технологии. Мы будем предлагать уже разработанные передовые технологии упаковки, в том числе 2D, 2.5D и 3D, и предоставлять эти технологии нашим клиентам-литейщикам для удовлетворения их уникальных потребностей. Получение этих технологий очень важно для клиентов, чтобы удовлетворить их конкретные требования к продукции, и эти технологии также могут быть расширены для удовлетворения требований более высокого уровня.

На современном рынке разветвленной упаковки существуют два технических маршрута: FOWLP и FOPLP. Мы все знаем, что Samsung разрабатывает FOPLP. Я хотел бы знать, есть ли у Intel какие-либо планы относительно маршрута FOPLP?

Я хочу сказать, что это потому, что количество стимулирует спрос. Ваш вопрос заключается в том, существует ли упаковка на уровне пластин и упаковка на уровне панели, и планирует ли Intel перейти к упаковке на уровне панели. Intel уже много лет активно участвует в плане упаковки Fan-Out, и мы продолжим оценивать, побудит ли спрос рассмотреть возможность упаковки типа FOPLP. В настоящее время у Intel есть возможность сделать это, и это в основном зависит от того, хотят ли рыночные условия перехода от пластин к панелям. Это вопрос, на который мы должны ответить, и я считаю, что такие вопросы будут возникать и дальше. Мы продолжим активно исследовать и разрабатывать в этой области, и важно добиваться улучшения размеров в любой технологии упаковки, будь то пластины или панели; Я верю, что рынок примет решение за нас.

Закон Мурса постепенно исчезает, и технология упаковки SiP предлагается как новый прорыв в области упаковки полупроводников. ЦП и FPGA в серверах также требуют высокопроизводительного SiP. Как Intel относится к технологии упаковки SiP? Будет ли Intel продвигаться в этой области? Более того, можно ли технологии Intel EMIB, CO-EMIB и Foveros считать технологиями упаковки системного уровня?

Я считаю, что интеграция «система в пакете» (SiP) обязательно будет продолжаться. Технология SiP включает в себя архитектуры 2D, 2.5D и 3D. Иногда люди думают, что упаковка на уровне системы — это часть 3D-гетерогенной интеграции, но на самом деле дело не только в этом. Упаковка на уровне системы подчеркивает эффективность системы. Технологии EMIB, CO-EMIB и Foveros являются частью упаковки системного уровня. Упаковка системного уровня подчеркивает реализацию системы внутри пакета. Когда мы создаем модули Кюри, мы реализуем систему внутри пакета. Интеграция «система в пакете» может включать в себя множество разных вещей и дополнять функциональность системы. Очевидно, что 2D, 2.5D и 3D — это потенциальные методы реализации упаковки на уровне системы.

Когда дело доходит до компоновки современной упаковки, к ней присоединились производители полупроводниковых пластин, IDM, компании без собственных производственных мощностей, поставщики инструментов EDA и т. д. Будут ли существенные различия в понимании «современной упаковки» между этими разными типами компаний? Существует ли четкая граница между современной упаковкой и традиционной упаковкой?

От традиционной упаковки к современной упаковке — это непрерывный процесс или существует четкая граница? Я считаю, что термин «усовершенствованная упаковка» означает, что это континуум технологического прогресса. Я не уверен, существует ли четкое различие между современной упаковкой и традиционной упаковкой. Причина, по которой существует термин «продвинутая упаковка», заключается в том, что нам нужно складывать чипы и соединять их между собой, что является новым требованием для инструментов EDA, а не традиционно размещать чипы в органической упаковке, с чем должны справляться традиционные инструменты EDA. Теперь у нас есть дополнительные слои, дополнительное 3D-размерность, и нам нужно оптимизироваться на этой основе. Мы столкнулись с тем фактом, что по мере дальнейшего развития передовых пакетов наши инструменты EDA станут более сложными и потребуют от всей экосистемы объединения и оптимизации, а также повышения производительности.

В моей новой книге «Микросистемы на основе SiP-технологии» я предлагаю новую концепцию: Закон плотности функций, который оценивает развитие электронных систем на основе количества функциональных блоков (Function UNIT) на единицу объема. Он смещает стандарт суждения с закона Мура о плоскости пластины на пространство электронных систем, оценивая степень интеграции электронных систем с трехмерной точки зрения. Как вы на это смотрите?

Если вы спрашиваете о концепции измерения уровня интеграции электронных систем с точки зрения 3D, я думаю, что это очень хороший способ количественной оценки предоставленной вами концепции. Я считаю, что наши возможности заключаются в предоставлении инженерам большей функциональности на кубический миллиметр и новых технологиях. Итак, мне очень нравится предложенная вами концепция. Мы знаем, что существует трехмерное пространство, и можем начать больше исследовать трехмерное пространство. Я думаю, что это образ мышления, и я очень ценю такой образ мышления.

Основными функциями традиционной упаковки являются защита чипов, расширение масштабов и электрическое соединение. Помимо этого, расширенная упаковка добавляет несколько функций и возможностей. Насколько я понимаю, увеличение плотности функций, сокращение длины межсоединений и проведение реструктуризации системы — это три важные новые особенности усовершенствованной упаковки. Как вы на это смотрите?

Я понимаю те моменты, которые вы упомянули, и меня интересует, что означает термин «реструктуризация системы». В эту эпоху неоднородности, когда мы применяем различные технологические процессы и рекомбинируем чипы, реструктуризация системы означает, как рекомбинировать чипы, чтобы минимизировать накладные расходы, энергопотребление и достичь хороших тепловых характеристик. Поэтому я понимаю, что реструктуризация системы означает, как перекомбинировать чипы и получить оптимальную производительность, минимальные затраты на площадь и низкое энергопотребление. Благодаря реструктуризации системы мы можем лучше комбинировать чипы из разных технологических узлов, минимизируя необходимые накладные расходы и достигая большей функциональности на кубический миллиметр.

Когда мы говорим о гетерогенных вычислениях, имеем ли мы в виду дифференциацию процессоров, графических процессоров, FPGA и других архитектур или же мы имеем в виду использование гетерогенной интеграции для формирования усовершенствованной упаковки?

Я не уверен, что смогу провести четкое различие. Именно потому, что мы объединяем эти различные узлы процесса для обеспечения непрерывного единства, мы называем это упаковкой. Поэтому они вместе, и мы их толком не разъединили. Для достижения этой цели все эти различные оптимизации процессов и сотрудничество стимулируют нашу передовую упаковку и создают гетерогенную интеграцию.

Есть ли в настоящее время ограничения у технологии Intel Hybrid Bonding и других передовых технологий интегрированной упаковки? Как они будут решаться в будущем?

Существуют различные способы проведения гибридного соединения, включая WoW между пластинами и CoW между чипами и пластинами. В целом, отрасль все еще работает над повышением зрелости технологии для массового производства. Промышленности необходимы усилия для стимулирования гибридного соединения чипа с пластиной для достижения массового производства. Это тот этап, на котором находится наша отрасль. Еще один важный аспект – чистота. Несомненно, гибридное соединение — это физическая технология, и в процессе склеивания необходимо поддерживать высокую чистоту. Мы делаем это при комнатной температуре, что является преимуществом гибридного склеивания. Однако его необходимо содержать в очень и очень чистом виде, что отличается от чистоты, требуемой в традиционной упаковке. При использовании этих передовых упаковочных технологий необходимо уделять внимание вопросам чистоты.

Верите ли вы, что в будущем возникнут новые ситуации с упаковкой?

Я думаю, это будет крайне гетерогенная интеграция. Я считаю, что передовые технологии упаковки будут продолжать минимизировать размеры элементов. Как я описывал ранее, объединение небольших независимых IP-адресов в форме чиплетов — это направление передовой разработки упаковки. Экстремальная гетерогенная интеграция — это будущая тенденция передовых упаковочных технологий.

В заключение

Благодаря углубленному общению и обмену мнениями с академиком Intel Джоанной Свон мы можем сделать следующие выводы:

В будущем передовой упаковки плотность межсоединений увеличится, шаг между выступами для соединительных интерфейсов уменьшится до менее 10 мкм, а количество выступов на квадратный миллиметр превысит 10,000 XNUMX.

Технология гибридного склеивания широко используется в современной упаковке высокой плотности. При гибридном соединении отсутствуют выступы, и помимо соединения металлов склеиваются кремниевые тела. Между кремниевыми чипами нет зазоров и нет необходимости заливать клей. Он также имеет лучшие характеристики рассеивания тепла, поскольку кремний сам по себе является хорошим проводником тепла. Кроме того, технология гибридного соединения Intel и технология TSMC-SoIC имеют поразительное сходство.

Из технологического плана Intel мы видим, что усовершенствованная упаковка будет не только двигаться в сторону более высокой плотности, но и сосредоточится на гибкости интеграции. Co-EMIB и ODI воплощают эту особенность.

От SoC до SiP, а затем и до чиплетов, электронная интеграция все больше фокусируется на высокой эффективности, низком уровне дефектов и возможности повторного использования.

Стремление Intel к максимизации функциональности на кубический миллиметр согласуется с концепцией, описанной в моей новой книге как «Закон плотности функций», которая оценивает количество функциональности на единицу объема. Это сходство подтверждает правильность закона плотности функций.

Производство интегральных схем и тестирование корпусов постепенно объединяются, включая как аспекты производства, так и аспекты проектирования, что создает проблемы и расширяет возможности для сотрудничества.

Экстремальная гетерогенная интеграция остается направлением и будущей тенденцией современной упаковки.

Наконец, от себя и читателей выражаю благодарность компании Intel и академику Свону! Я надеюсь, что у меня будет возможность для дальнейшего общения и обучения в будущем.