Continua da "Tutto sulla tecnologia di packaging avanzata di Intel (parte I)" 

Successivamente, condividerò il contenuto sull'asse della scalabilità (Z), rappresentato dall'asse Z nella Figura 1. La tecnologia Co-EMIB si trova all'interno di questo quadrante. La tecnologia Co-EMIB combina tecnologie 2D e 3D utilizzando una combinazione di EMIB e Foveros per ottenere scalabilità. Con Co-EMIB possiamo collocare oltre 40 chip in un unico pacchetto.

L'architettura Co-EMIB si basa su connessioni ad alta densità tra chip associati e chip impilati, consentendo una gamma più ampia di interconnettività. La figura seguente mostra che HBM può essere posizionato insieme a Fovero o che possono esserci diversi chip associati.

Questo è molto utile per noi perché può ridurre il numero di TSV sul chip inferiore, il che ci fornisce la possibilità di alimentare direttamente il chip superiore. Questa è un'altra ottimizzazione che consente una personalizzazione completa per i clienti attraverso l'aggiunta della tecnologia ODI. Sopra è riportato il piano di ricerca e sviluppo nonché gli ultimi risultati della ricerca nel campo del packaging avanzato condiviso da Intel.

Grazie mille per la meravigliosa condivisione da parte dell'accademica Johanna Swan. Personalmente mi sento molto avvantaggiato e credo che i lettori vivranno un'esperienza simile. Attraverso la condivisione della tecnologia di Intel, ho acquisito una comprensione più approfondita di tecnologie come EMIB, Foveros, Chiplet, Co-EMIB e ODI e ho approfondito le conoscenze sulle tecnologie di bonding ibrido e di autoassemblaggio. Successivamente, vorrei chiedere all'accademico Swan alcuni argomenti scottanti.

I chiplet, che chiamiamo anche Tile, sono importanti per il confezionamento delle interconnessioni, poiché ci consentono di ottenere piccoli IP indipendenti. Una volta che disponiamo di IP indipendenti, possiamo mescolarli in molti prodotti con una riusabilità molto elevata. Possiamo personalizzare profondamente i prodotti integrati nel packaging in base alle nostre esigenze. Credo che la personalizzazione sia la vera ragione per raggiungere la fase successiva di integrazione eterogenea. Pertanto, ottenere IP da diversi nodi di processo e integrarli in modo eterogeneo in processi o nodi diversi può consentire una profonda personalizzazione per i clienti.

Attualmente, il metodo di collegamento da wafer a wafer (WoW) è in fase di sviluppo. Come si posiziona Intel in questo metodo di collegamento?

La tecnologia di collegamento wafer-to-wafer (WoW) è infatti in fase di sviluppo. Quando si considera l'interconnessione dei prodotti, attualmente esistono due metodi: le tecnologie di collegamento wafer-to-wafer (WoW) e chip-to-wafer (CoW). Credo che entrambe le tecnologie di collegamento wafer-to-wafer (WoW) e chip-to-wafer (CoW) siano importanti, a seconda del prodotto. Ad esempio, per lo stacking di memoria, oggi possiamo vedere gli operatori del settore utilizzare il bonding wafer-to-wafer. L’industria sta anche lavorando al collegamento tra chip e wafer, che presenta alcune sfide uniche diverse dal collegamento tra wafer, ma entrambi sono importanti. Inoltre, la tecnologia Hybrid Bonding può essere applicata sia alle tecnologie di collegamento wafer-to-wafer (WoW) che chip-to-wafer (CoW).

Dove si collocano attualmente le tecnologie di integrazione 2.5D e 3D? Il mercato attualmente presenta una combinazione di packaging 2.5D e 3D. Come vede Intel questa tendenza?

Le tecnologie di integrazione 2.5D e 3D si stanno sviluppando rapidamente e credo che questa tendenza continuerà. Inoltre, le opportunità e i vantaggi di differenziazione apportati ai prodotti da questa tendenza sono cruciali. Co-EMIB di Intel è una tecnologia simile alla combinazione di 2.5D e 3D, che rende possibili prodotti come Ponte Vecchio di Intel. In definitiva, la nostra opportunità è quella di fornire il maggior numero di unità per millimetro cubo e ottenere la massima funzionalità per millimetro cubo. Gli imballaggi avanzati continueranno a miniaturizzare e a ridursi di dimensioni in modo da poter ottenere la massima funzionalità per millimetro cubo.

Ci sono anche molte aziende di confezionamento e test di semiconduttori in Cina e la loro quota di mercato si sta gradualmente espandendo. Tuttavia, il livello di progresso tecnologico attualmente non raggiunge il livello di Intel e Samsung. Qual è il motivo della posizione leader di Intel nella tecnologia di packaging e testing? Come pensi che la ricerca e lo sviluppo delle tecnologie di confezionamento e test in Cina possano essere migliorati?

In generale, la chiave per riconoscere il fattore di differenziazione nel packaging è il cliente. Ci siamo sempre impegnati a servire i nostri clienti e a fornire loro soluzioni uniche, il che ha guidato anche le tecnologie di imballaggio avanzate su cui ci stiamo concentrando. Quindi credo che l'opportunità risieda nel fatto che mentre continuiamo a servire i nostri clienti, anche le loro esigenze di prodotto si stanno evolvendo, che è la vera ragione che guida la necessità di una trasformazione nel packaging. Credo che la risposta a questa domanda sia che la tecnologia arriverà e questi progressi tecnologici appariranno man mano che le esigenze differenziate dei nostri clienti si evolvono. Pertanto, cogliere questa opportunità sarà utile per migliorare la ricerca e lo sviluppo di tecnologie di confezionamento e test.

In passato, le aziende produttrici di semiconduttori e gli imballaggi di semiconduttori erano separati. Ora, molti impianti di produzione di chip stanno cercando di sviluppare tecnologie di confezionamento e test dei semiconduttori. Pertanto, mi piacerebbe conoscere le vostre previsioni per le tendenze future della produzione di semiconduttori e dei test sugli imballaggi di semiconduttori. Si fonderanno o si svilupperanno in una modalità coesistente?

Questa è un'ottima domanda! Questo è esattamente ciò che rende entusiasmante il packaging avanzato. Perché quando parliamo di incollaggio ibrido da 10 micron vediamo che questi due mondi si stanno fondendo. Ho iniziato a studiare le caratteristiche degli strati metallici che stiamo utilizzando, che hanno dimensioni inferiori a 10 micron, ad esempio 4 micron. Ora, le dimensioni delle caratteristiche per le interconnessioni metalliche su wafer e le dimensioni delle caratteristiche che creiamo quando mettiamo insieme questi chip come parte della confezione sono abbastanza coerenti. Pertanto la produzione di chip e i test sugli imballaggi si stanno fondendo, poiché le dimensioni del processo sono simili, il che è diventato un luogo molto importante e interessante per l'innovazione. Le tradizionali fabbriche di wafer utilizzano tecnologie di confezionamento e test e creano un'area completamente nuova nel confezionamento avanzato. Credo che la produzione di semiconduttori e i test sugli imballaggi si uniranno gradualmente.

Nella strategia IDM 2.0, che ruolo gioca il packaging avanzato? Le tecnologie di packaging avanzate di Intel saranno completamente aperte alle future attività di fonderia? Quali sono i piani di Intel per il packaging avanzato dopo IDM 2.0?

Credo che la prima parte della domanda riguardante il ruolo del packaging avanzato nell’IDM 2.0 sia che svolgerà un ruolo molto importante perché è un fattore di differenziazione cruciale. Avremo molti clienti con esigenze diverse e il packaging avanzato ci aiuterà a personalizzare in base a queste esigenze, rendendolo un aspetto molto critico. Possiamo essere certi che i clienti delle fonderie Intel saranno in grado di utilizzare le nostre tecnologie all'avanguardia. Offriremo tecnologie di imballaggio avanzate che sono già state sviluppate, tra cui 2D, 2.5D e 3D, e forniremo queste tecnologie ai nostri clienti della fonderia per soddisfare le loro esigenze specifiche. Ottenere queste tecnologie è molto importante affinché i clienti possano soddisfare i loro specifici requisiti di prodotto e queste tecnologie possono anche essere estese per soddisfare requisiti di livello superiore.

Nell'attuale mercato degli imballaggi a ventaglio, esistono due percorsi tecnici, vale a dire FOWLP e FOPLP. Sappiamo tutti che Samsung sta sviluppando FOPLP. Vorrei sapere se Intel ha dei piani per il percorso FOPLP?

Voglio dire che è perché la quantità guida la domanda. La tua domanda è se esiste un packaging a livello di wafer e un packaging a livello di pannello e se Intel intende spostarsi verso un packaging a livello di pannello. Intel è coinvolta attivamente nel piano di packaging Fan-Out da molti anni e continuerà a valutare se la domanda ci spingerà a prendere in considerazione un packaging di tipo FOPLP. Intel attualmente ha la capacità di farlo, e dipende principalmente dal fatto che le condizioni di mercato vogliano farci passare dai wafer ai pannelli. Questa è una domanda a cui dobbiamo rispondere, e credo che tali domande continueranno a sorgere. Continueremo a ricercare e sviluppare attivamente in questo campo ed è importante spingere per miglioramenti nelle dimensioni delle funzionalità in qualsiasi tipo di tecnologia di confezionamento, sia che venga eseguita su wafer o pannelli; Credo che sarà il mercato a decidere per noi.

La legge di Moore sta gradualmente svanendo e la tecnologia di packaging SiP viene proposta come una nuova svolta nel packaging dei semiconduttori. Anche le CPU e gli FPGA nei server richiedono SiP di fascia alta. Come vede Intel la tecnologia di packaging SiP? Intel si impegnerà in quest'area? Inoltre, le tecnologie EMIB, CO-EMIB e Foveros di Intel possono essere considerate tecnologie di packaging a livello di sistema?

Credo che l'integrazione del sistema in pacchetto (SiP) continuerà sicuramente. La tecnologia SiP include le architetture 2D, 2.5D e 3D. A volte le persone pensano che il packaging a livello di sistema sia parte dell’integrazione eterogenea 3D, ma in realtà non è solo questo. Il packaging a livello di sistema enfatizza l'efficacia del sistema. Le tecnologie EMIB, CO-EMIB e Foveros contribuiscono tutte a formare parte del pacchetto a livello di sistema. Il packaging a livello di sistema enfatizza l'implementazione del sistema all'interno del pacchetto. Quando creiamo moduli Curie, implementiamo il sistema all'interno del pacchetto. L'integrazione sistema nel pacchetto può includere molte cose diverse e completare la funzionalità del sistema. Chiaramente, 2D, 2.5D e 3D sono tutti potenziali metodi di implementazione per il packaging a livello di sistema.

Quando si tratta del layout del packaging avanzato, fonderie di wafer, IDM, aziende fabless, fornitori di strumenti EDA, ecc., si sono tutti uniti. Ci saranno differenze significative nella comprensione del "packaging avanzato" tra questi diversi tipi di aziende? Esiste un confine netto tra packaging avanzato e packaging tradizionale?

Dal packaging tradizionale al packaging avanzato, è un continuum o c’è un confine netto? Credo che il termine "packaging avanzato" significhi che si tratta di un continuum del progresso tecnologico. Non sono sicuro che esista una chiara distinzione tra imballaggio avanzato e imballaggio tradizionale. Il motivo per cui si usa il termine imballaggio avanzato è che dobbiamo impilare i chip e interconnetterli, che è un nuovo requisito per gli strumenti EDA, piuttosto che posizionare tradizionalmente i chip sugli imballaggi biologici, che è ciò che gli strumenti EDA tradizionali devono gestire. Ora abbiamo livelli aggiuntivi, una dimensione 3D aggiuntiva e dobbiamo ottimizzare su questa base. Ci troviamo di fronte al fatto che, man mano che il packaging avanzato continua ad evolversi, i nostri strumenti EDA diventeranno più complessi e richiederanno che l’intero ecosistema riunisca e ottimizzi tutto e ci offra prestazioni migliori.

Nel mio nuovo libro "Microsistemi basati sulla tecnologia SiP", propongo un nuovo concetto: la legge sulla densità delle funzioni, che valuta lo sviluppo dei sistemi elettronici in base al numero di unità funzionali (Function UNITs) per unità di volume. Sposta lo standard di giudizio dalla legge di Moore sul piano del wafer allo spazio dei sistemi elettronici, valutando il grado di integrazione dei sistemi elettronici da una prospettiva tridimensionale. Come lo vedi?

Se stai chiedendo il concetto di misurazione del livello di integrazione dei sistemi elettronici da una prospettiva 3D, penso che questo sia un ottimo modo per quantificare il concetto che hai fornito. Credo che la nostra opportunità risieda nel fornire più funzionalità per millimetro cubo agli ingegneri e alle nuove tecnologie. Quindi mi piace molto il concetto che hai proposto. Sappiamo che esiste uno spazio tridimensionale e possiamo iniziare a esplorare di più nello spazio tridimensionale. Penso che questo sia un modo di pensare e apprezzo davvero questo tipo di pensiero.

Le funzioni principali dell'imballaggio tradizionale sono la protezione dai trucioli, l'espansione del calcare e il collegamento elettrico. Oltre a questi, il packaging avanzato aggiunge alcune funzioni e caratteristiche. Da quanto ho capito, l'aumento della densità delle funzioni, la riduzione della lunghezza delle interconnessioni e la ristrutturazione del sistema di conduzione sono tre nuove importanti caratteristiche del packaging avanzato. Come lo vedi?

Capisco i punti da lei menzionati e ciò che mi interessa è cosa significa il termine "ristrutturazione del sistema". In quest'era di eterogeneità, quando adottiamo flussi di processo diversi e ricombiniamo i chip, la ristrutturazione del sistema si riferisce a come ricombinare i chip per ridurre al minimo l'overhead dell'area, il consumo energetico e ottenere buone prestazioni termiche. Pertanto, da quanto ho capito, la ristrutturazione del sistema significa come ricombinare i chip e ottenere prestazioni ottimali, un'area di sovraccarico minima e un basso consumo energetico. Attraverso la ristrutturazione del sistema, possiamo ricombinare meglio i chip provenienti da diversi nodi di processo, riducendo al minimo i costi generali richiesti e ottenendo più funzionalità per millimetro cubo.

Quando parliamo di calcolo eterogeneo, ci riferiamo alla differenziazione di CPU, GPU, FPGA e altre architetture, o ci riferiamo all'uso dell'integrazione eterogenea per formare pacchetti avanzati?

Non sono sicuro di riuscire a fare una distinzione chiara. È proprio perché combiniamo questi diversi nodi di processo per guidare questa unità continua che lo chiamiamo packaging. Pertanto, stanno insieme e non li abbiamo realmente disaccoppiati. Per raggiungere questo obiettivo, tutte queste diverse ottimizzazioni e collaborazioni dei processi stanno guidando il nostro packaging avanzato e creando questa integrazione eterogenea.

La tecnologia Hybrid Bonding di Intel e altre tecnologie avanzate di packaging integrato presentano attualmente dei limiti? Come verranno affrontati questi problemi in futuro?

Esistono diversi modi per condurre il bonding ibrido, inclusi WoW wafer-to-wafer e CoW chip-to-wafer. Nel complesso, l’industria sta ancora lavorando per migliorare la maturità della tecnologia per la produzione di massa. Sono necessari sforzi da parte del settore per promuovere il legame ibrido chip-to-wafer per raggiungere la produzione di massa. Questa è la fase in cui si trova il nostro settore. Altro aspetto fondamentale è la pulizia. Indubbiamente, l’Hybrid Bonding è una tecnologia fisica e durante il processo di incollaggio è necessario mantenere un’elevata pulizia. Lo facciamo a temperatura ambiente, il che è un vantaggio dell’Hybrid Bonding. Tuttavia, deve essere mantenuto molto, molto pulito, il che è diverso dalla pulizia richiesta negli imballaggi tradizionali. È necessario prestare attenzione ai problemi di pulizia quando si adottano queste tecnologie di imballaggio avanzate.

Credi che in futuro emergeranno nuove situazioni di packaging?

Penso che sarà un’integrazione eterogenea estrema. Credo che le tecnologie di packaging avanzate continueranno a ridurre al minimo le dimensioni delle funzionalità. Come ho descritto in precedenza, riunire piccoli IP indipendenti sotto forma di chiplet è la direzione dello sviluppo di pacchetti avanzati. L’integrazione eterogenea estrema è la tendenza futura delle tecnologie di imballaggio avanzate.

In conclusione,

Attraverso una comunicazione e uno scambio approfonditi con l'accademica Intel Johanna Swan, possiamo trarre le seguenti conclusioni:

Nel futuro del packaging avanzato, la densità delle interconnessioni aumenterà, il passo tra le sporgenze per le interfacce di interconnessione si ridurrà al di sotto di 10um e il numero di sporgenze per millimetro quadrato supererà 10,000.

La tecnologia Hybrid Bonding è ampiamente utilizzata negli imballaggi avanzati ad alta densità. Nell'incollaggio ibrido non ci sono sporgenze e, oltre all'incollaggio dei metalli, i corpi di silicio si legano insieme. Non ci sono spazi tra i chip di silicio e non è necessario riempire la colla. Ha anche migliori prestazioni di dissipazione del calore perché il silicio stesso è un buon conduttore termico. Inoltre, la tecnologia Hybrid Bonding di Intel e la tecnologia TSMC-SoIC presentano sorprendenti somiglianze.

Dalla roadmap tecnologica di Intel, possiamo vedere che il packaging avanzato non si sposterà solo verso una densità più elevata, ma si concentrerà anche sulla flessibilità dell'integrazione. Co-EMIB e ODI incarnano questa caratteristica.

Dal SoC al SiP e poi ai chiplet, l'integrazione elettronica si concentra sempre più su alta efficienza, bassi tassi di difetti ed elevata riusabilità.

La ricerca di Intel di massimizzare la funzionalità per millimetro cubo è in linea con il concetto descritto come Legge sulla densità delle funzioni nel mio nuovo libro, che valuta la quantità di funzionalità per unità di volume. Questa somiglianza conferma la correttezza della legge sulla densità delle funzioni.

La produzione di circuiti integrati e i test sugli imballaggi si stanno gradualmente fondendo, includendo sia gli aspetti di produzione che quelli di progettazione, portando sfide e maggiori opportunità di collaborazione.

L’integrazione eterogenea estrema rimane la direzione e la tendenza futura del packaging avanzato.

Infine, a nome mio e dei lettori, esprimo la mia gratitudine a Intel e all'Accademico Swan! Spero di avere l'opportunità di ulteriore comunicazione e apprendimento in futuro.