接《英特爾先進封裝技術的一切（上）》 

接下來，我將分享有關可擴展性軸（Z）的內容，即圖1中的Z軸代表的內容。 Co-EMIB 技術利用 EMIB 和 Foveros 的組合將 2D 和 3D 技術結合起來，以實現可擴展性。借助 Co-EMIB，我們可以將 40 多個晶片放入一個封裝中。

Co-EMIB架構基於配套晶片和堆疊晶片之間的高密度連接，可實現更廣泛的互連。下圖顯示，HBM 可以與 Foveros 放置在一起，也可以有不同的配套晶片。

這對我們非常有幫助，因為它可以減少底部晶片的 TSV 數量，從而為我們提供直接為頂部晶片供電的能力。這是另一個優化，透過ODI技術的加入，可以為客戶進行全面的客製化。以上是英特爾分享的先進封裝領域的研發計畫以及最新研究成果。

非常感謝Johanna Swan院士的精彩分享。我個人感覺非常受益，相信讀者也會有類似的體驗。透過Intel的技術分享，我對EMIB、Foveros、Chiplet、Co-EMIB、ODI等技術有了更深入的了解，並進一步了解了Hybrid Bonding和Self-Assembly技術。接下來我想請教斯萬院士一些熱門話題。

Chiplet（我們也稱為“tile”）對於封裝互連非常重要，因為它們使我們能夠獲得小型獨立 IP。一旦我們有了獨立的IP，我們就可以將它們混合在許多產品中，復用性非常高。我們可以根據我們的需求深度客製化融入包裝的產品。我相信客製化是實現下一階段異質整合的真正原因。因此，從不同流程節點獲取IP並將其異質整合到不同流程或節點中可以為客戶提供深度客製化。

目前，晶圓到晶圓（WoW）的鍵結方法正在開發中。英特爾在這種黏合方法中如何定位自己？

晶圓間（WoW）鍵結技術確實正在開發中。在考慮產品互連時，目前有兩種方法：晶圓到晶圓（WoW）和晶片到晶圓（CoW）鍵合技術。我相信晶圓到晶圓 (WoW) 和晶片到晶圓 (CoW) 接合技術都很重要，這取決於您的產品。例如，對於記憶體堆疊，我們現在可以看到產業參與者使用晶圓到晶圓鍵合。該行業也致力於晶片到晶圓鍵合，這提出了一些不同於晶圓到晶圓鍵合的獨特挑戰，但兩者都很重要。此外，混合鍵合技術可應用於晶圓到晶圓（WoW）和晶片到晶圓（CoW）鍵合技術。

2.5D和3D融合技術目前處於什麼水準？目前市場上呈現2.5D和3D組合的封裝。英特爾如何看待這個趨勢？

2.5D和3D融合技術正在快速發展，我相信這種趨勢將會持續下去。而且，這一趨勢為產品帶來的機會和差異化優勢至關重要。英特爾的Co-EMIB是一種類似2.5D和3D結合的技術，它使得像英特爾的Ponte Vecchio這樣的產品成為可能。最終，我們的機會是提供每立方毫米最多的單位並實現每立方毫米最多的功能。先進封裝將繼續小型化和縮小尺寸，以便我們能夠實現每立方毫米的最大功能。

我國半導體封測企業也不少，市佔率正逐漸擴大。但目前技術先進水準還沒有達到英特爾和三星的水準。英特爾在封測技術上處於領先地位的原因是什麼？您認為中國的封裝測試技術研發還可以如何提升？

一般來說，認識包裝差異化因素的關鍵是客戶。我們一直致力於服務客戶並為他們提供獨特的解決方案，這也推動了我們所關注的先進封裝技術的發展。因此，我相信機會在於，隨著我們繼續為客戶提供服務，他們的產品需求也不斷變化，這才是推動包裝轉型的真正原因。我相信這個問題的答案是技術將會到來，而這些技術的進步將會隨著我們客戶的差異化需求的發展而出現。因此，抓住這一機會將有利於提高封裝測試技術研發。

過去，半導體製造公司和半導體封裝是分開的。現在，許多晶片製造廠都在努力開發半導體封裝和測試技術。因此，我想了解您對半導體製造和半導體封裝測試未來趨勢的預測。它們會合併或發展成共存模式嗎？

這個問題問得好！這正是先進封裝令人興奮的原因。因為當我們談論 10 微米混合鍵合時，我們看到這兩個世界正在融合。我已經開始研究我們正在使用的金屬層的特性，這些金屬層的特徵尺寸低於10微米，例如4微米。現在，晶圓上金屬互連的特徵尺寸和我們將這些晶片作為封裝的一部分放在一起時創建的特徵尺寸非常一致。因此，由於製程尺寸相似，晶片製造和封裝測試正在融合，這已成為創新的一個非常重要且有趣的地方。傳統晶圓廠正在利用封裝和測試技術，開創先進封裝的全新領域。我相信半導體製造和封裝測試將逐漸融合在一起。

在IDM 2.0策略中，先進封裝扮演什麼角色？英特爾的先進封裝技術是否會全面開放給未來的代工業務？ IDM 2.0之後Intel對於先進封裝有何計畫？

我認為關於先進封裝在 IDM 2.0 中的作用的問題的第一部分是它將發揮非常重要的作用，因為它是一個關鍵的差異化因素。我們將會有許多不同要求的客戶，先進的封裝將幫助我們根據這些要求進行客製化，使其成為一個非常關鍵的方面。可以放心，英特爾代工廠的客戶將能夠使用我們的尖端技術。我們將提供已開發的先進封裝技術，包括2D、2.5D和3D，並將這些技術提供給我們的代工客戶，以滿足他們的獨特需求。獲得這些技術對於客戶滿足其特定的產品要求非常重要，而且這些技術還可以擴展以滿足更高層級的要求。

目前扇出型封裝市場有兩種技術路線，分別是FOWLP和FOPLP。我們都知道三星正在開發FOPLP。我想知道Intel對於FOPLP路線有什麼規劃嗎？

我想說的是，因為數量驅動需求。您的問題是是否有晶圓級封裝和麵板級封裝，以及英特爾是否計劃轉向面板級封裝。英特爾多年來一直積極參與扇出封裝計劃，我們將繼續評估需求是否會促使我們考慮 FOPLP 型封裝。英特爾目前有能力做到這一點，主要取決於市場狀況是否希望我們從晶圓轉向面板。這是我們必須回答的問題，我相信這樣的問題還會不斷出現。我們將繼續在這一領域積極研發，重要的是推動任何類型封裝技術的特徵尺寸改進，無論是在晶圓上還是在面板上；我相信市場會為我們做決定。

摩爾定律逐漸褪色，SiP封裝技術被提出作為半導體封裝的新突破。伺服器中的 CPU 和 FPGA 也需要高階 SiP。 Intel如何看待SiP封裝技術？ Intel會在這個領域佈局嗎？此外，Intel的EMIB、CO-EMIB和Foveros技術是否可以被視為系統級封裝技術？

我相信系統級封裝（SiP）整合肯定會繼續下去。 SiP技術包括2D、2.5D和3D架構。有時人們認為系統級封裝是3D異質整合的一部分，但實際上並非如此。系統級封裝強調系統的有效性。 EMIB、CO-EMIB 和 Foveros 技術都有助於形成系統級封裝的一部分。系統級封裝強調系統在包內的實現。當我們創建 Curie 模組時，我們在包中實現系統。系統級封裝整合可以包含許多不同的東西並完成系統的功能。顯然，2D、2.5D和3D都是系統級封裝的潛在實作方法。

在佈局先進封裝方面，晶圓代工廠、IDM、無晶圓廠公司、EDA工具廠商等紛紛加入，這些不同類型的公司對於「先進封裝」的理解會不會有顯著差異？先進封裝與傳統封裝之間是否有明確的界線？

從傳統封裝到先進封裝，是一個連續體還是有明確的界線？我相信“先進封裝”一詞意味著它是技術進步的連續體。我不確定先進包裝和傳統包裝之間是否有明顯的區別。之所以有先進封裝這個詞，是因為我們需要堆疊晶片並互連它們，這是對EDA工具的新要求，而不是傳統上將晶片放在有機封裝上，這是傳統EDA工具需要處理的。現在我們有了額外的層，額外的3D維度，我們需要在此基礎上進行最佳化。我們面臨的事實是，隨著先進封裝的不斷發展，我們的EDA工具將變得更加複雜，需要整個生態系統將一切整合在一起並進行最佳化，並為我們帶來更好的效能。

在我的新書《基於SiP技術的微系統》中，我提出了一個新概念：功能密度定律，它根據每單位體積的功能單元（Function UNIT）的數量來評估電子系統的發展。它將判斷標準從晶圓平面上的摩爾定律轉移到電子系統空間，從三維角度評估電子系統的整合度。您對此有何看法？

如果您詢問從 3D 角度測量電子系統整合程度的概念，我認為這是量化您提供的概念的一個非常好的方法。我相信我們的機會在於為工程師和新技術提供每立方毫米更多的功能。所以，我真的很喜歡你提出的概念。我們知道存在三維空間，我們可以在三維空間中開始更多的探索。我覺得這是一種思考方式，我非常欣賞這種思考方式。

傳統封裝的主要功能是晶片保護、規模擴展和電氣連接。除此之外，先進的封裝也增加了一些功能和特性。我的理解是，提高功能密度、縮短互連長度、進行系統重構是先進封裝的三個重要新特徵。您對此有何看法？

你提到的這些我都明白，我感興趣的是「體制改革」這個詞的意思。在這個異質時代，當我們採用不同的製程，重新組合晶片時，系統重組是指如何重新組合晶片，以最小化面積開銷、功耗，並獲得良好的散熱性能。因此，我的理解是，系統重構是如何重新組合晶片，獲得最佳的效能、最小的面積開銷和低功耗。透過系統重組，我們可以更好地重新組合來自不同製程節點的晶片，最大限度地減少所需的開銷，並在每立方毫米上實現更多功能。

當我們談論異構運算時，我們是指CPU、GPU、FPGA等架構的差異化，還是指利用異質整合形成先進封裝？

我不確定是否可以明確區分。正是因為我們將這些不同的流程節點組合起來以驅動這種持續的統一，所以我們稱之為包裝。所以，它們是在一起的，我們並沒有真正將它們解耦。為了實現這一目標，所有這些不同的流程最佳化和協作正在推動我們的先進封裝並創建這種異質整合。

英特爾的混合鍵結技術和其他先進整合封裝技術目前是否有其限制？未來將如何解決這些問題？

進行混合接合的方法有多種，包括晶圓到晶圓 WoW 和晶片到晶圓 CoW。整體而言，業界仍在努力提高量產技術的成熟度。產業需要努力推動晶片到晶圓混合鍵合以實現大規模生產。這就是我們這個產業所處的階段。另一個關鍵方面是清潔度。毫無疑問，混合鍵結是一種物理技術，鍵合過程中必須保持高清潔度。我們在室溫下進行此操作，這是混合鍵合的優勢。但是，它必須保持非常非常乾淨，這與傳統包裝所要求的清潔度不同。採用這些先進封裝技術時必須注意清潔問題。

您認為未來會出現新的包裝狀況嗎？

我認為這將是極端的異質整合。我相信先進的封裝技術將繼續最小化特徵尺寸。正如我之前所描述的，以chiplet的形式將小型獨立IP整合在一起是先進封裝發展的方向。極端異質整合是先進封裝技術的未來趨勢。

總之，

透過與英特爾院士Johanna Swan的深入溝通和交流，我們可以得出以下結論：

未來的先進封裝，互連的密度將會增加，互連口的凸起之間的間距將縮小到10um以下，每平方毫米的凸起數量將超過10,000個。

混合鍵結技術廣泛應用於高密度先進封裝。在混合鍵結中，沒有突起，除了金屬鍵結之外，矽體也鍵結在一起。矽片之間沒有間隙，無需填膠。由於矽本身是良好的熱導體，因此它還具有更好的散熱性能。此外，英特爾的混合鍵結技術和台積電的SoIC技術有著驚人的相似之處。

從Intel的技術路線圖中我們可以看到，先進封裝不僅會走向更高密度，而且會專注於整合的彈性。 Co-EMIB和ODI就體現了這項特點。

從SoC到SiP再到小晶片，電子整合越來越注重高效率、低缺陷率和高可重用性。

英特爾對每立方毫米功能最大化的追求與我的新書中描述的功能密度定律的概念一致，該定律評估每單位體積的功能量。這種相似性證實了函數密度定律的正確性。

積體電路製造和封裝測試逐漸融合，包括生產和設計方面，帶來挑戰和更多合作機會。

極端異質整合仍然是先進封裝的方向和未來趨勢。

最後，我謹代表我自己和廣大讀者，向Intel和Swan院士表示感謝！希望以後有機會進一步交流和學習。